Notas de la versión Vivado IP
Este artículo contiene un listado de todos los registros de respuesta de “Notas de la versión de Vivado™ IP – Información del registro de cambios de todas las IP” y la versión correspondiente de las herramientas Vivado.
por: AMD
Los códigos de corrección de errores hacia adelante (FEC), como los códigos de verificación de paridad de baja densidad (LDPC), proporcionan un medio para controlar errores en las transmisiones de datos a través de canales de comunicación poco fiables o ruidosos.
Los códigos de corrección de errores hacia adelante (FEC), como los códigos de verificación de paridad de baja densidad (LDPC), proporcionan un medio para controlar errores en las transmisiones de datos a través de canales de comunicación poco fiables o ruidosos. El núcleo LDPC Encoder/Decoder proporciona un bloque optimizado para la codificación y la decodificación de decisiones suaves de estos códigos. Los códigos LDPC personalizados y estandarizados son compatibles con la capacidad de especificar la matriz de comprobación de paridad a través de un bus AXI4-Lite.
Tiempo de espera de la evaluación del hardware*: ~6 h
| LogiCORE™ | Versión | Compatibilidad con AXI4 | Compatibilidad de software | Familias de dispositivos compatibles |
|---|---|---|---|---|
| LDPC Encoder/Decoder EF-DI-LDPC-ENC-DEC-SITE |
v2.0 | AXI4-Lite AXI4-Stream |
Vivado™ 2023.1 | Kintex™ UltraScale+™ Virtex™ UltraScale+ Kintex UltraScale™ Virtex UltraScale Kintex 7 Virtex 7 SoC adaptable Versal™ |
Descarga el software requerido en la página Descargas de AMD. Para obtener información sobre nuevas funciones, problemas conocidos y parches, visita el Centro de soluciones de licencias.
* Una licencia de evaluación de hardware para cualquiera de los núcleos IP anteriores te permitirá parametrizar y generar estos núcleos, además de crear instancias de estos, en tu diseño. También tendrás la capacidad de realizar simulaciones funcionales y de tiempo, además de generar una secuencia binaria que podrás utilizar para descargar y configurar tu diseño en hardware.
Los núcleos IP de esta tabla serán completamente funcionales en el dispositivo programado durante cierta cantidad de tiempo. Después de este tiempo, “se agotará el tiempo de espera” de la IP (dejará de funcionar) y tendrás que descargar y configurar la FPGA (Field-Programmable Gate Arrays, matriz de puertas lógicas programable en campo) de nuevo.
Algunas tecnologías AMD pueden requerir activación o habilitación por parte de terceros. Las funciones compatibles pueden variar según el sistema operativo. Confirma las funciones específicas con el fabricante del sistema. Ninguna tecnología o producto puede ser completamente seguro.