Vitis Embedded
Vitis™ Embedded es un paquete de desarrollo de software integrado independiente que permite desarrollar aplicaciones host que se ejecutan en procesadores integrados Arm.
Nota importante: Licencias de AMD Vivado™ más flexibles en la versión 2026.1
A partir de la versión 2026.1, AMD Vivado™ Design Suite introduce nuevas opciones de licencias por niveles, lo que permite a los clientes pagar solo por las familias de dispositivos y las características que necesitan, mientras que Vivado Enterprise se mantiene sin cambios.
Estructura de licencias de la plataforma de software unificada AMD Vitis™
Vitis Embedded Software
No se requiere licencia para el desarrollo de software integrado estándar.
HLS de Vitis
No se requiere licencia para síntesis o simulación de C; la compilación de RTL generado requiere una licencia válida de Vivado Design Suite.
Desarrollo de motores de IA (AI Engine) para DSP de alto rendimiento (AIE/AIE-ML/AIE-ML v2)
Licencia de herramientas de motores de IA (gratuita) y licencia de Vivado Enterprise (perpetua) o Vivado Pro (suscripción)
Flujos de diseño del sistema Vitis
La vinculación e implementación de hardware requieren una licencia válida de Vivado Design Suite.
Los dispositivos basados en motores de IA requieren una licencia de Vivado Enterprise (perpetua) o Vivado Pro (suscripción).
Model Composer Vitis
Requiere una licencia de Vitis Model Composer y una licencia válida de Vivado Design Suite.
Estas actualizaciones brindan una mayor flexibilidad en los flujos de trabajo de desarrollo integrado, de motores de IA y a nivel del sistema.
El entorno de desarrollo de la plataforma de software Vitis
La plataforma de software AMD Vitis™ es un entorno de desarrollo para diseños destinados a la estructura de FPGA, procesadores Arm® y motores de IA, que funciona junto con AMD Vivado™ Design Suite para proporcionar un nivel más alto de abstracción.
El software Vitis incluye Vitis Embedded para el desarrollo de aplicaciones en C/C++ para procesadores Arm, compiladores y simuladores de motores de IA, Vitis HLS para IP de FPGA basado en C/C++, Vitis Model Composer para diseño basado en modelos en Simulink® y bibliotecas optimizadas para rendimiento como DSP, Vision, Solver, Ultrasound y BLAS para implementación en FPGA o motor de IA.
Flujos de diseño y simulación
Adam Taylor presenta: Diseño de sistemas paso a paso con la plataforma unificada de Vitis
Aprende a crear una solución de sistema integrada utilizando el sistema de flujo heterogéneo unificado de Vitis.
Flujo de desarrollo de software de Vitis Embedded
(Tradicionalmente llamado SDK integrado para familias de FPGA anteriores)
Exporta el hardware desde Vivado como un archivo de plataforma
Desarrolla el código de aplicación
Depura y genera imagen de arranque
Los diseñadores que desarrollan código C/C++ para el subsistema de procesador integrado Arm® en SoC adaptables de AMD normalmente utilizarán este flujo.
- Los ingenieros de hardware diseñan lógica programable y exportan el hardware como un archivo Xilinx Support Archive (XSA) mediante AMD Vivado™ Design Suite.
- Los ingenieros de software incorporan esta información de diseño de hardware en su plataforma de destino y utilizan el software Vitis Embedded para desarrollar el código de su aplicación.
Los desarrolladores pueden realizar toda la verificación a nivel del sistema dentro del software Vitis Embedded y generar imágenes de arranque para iniciar la aplicación.
Flujo de diseño del sistema Vitis
(Hardware y software)
Los diseñadores de sistemas que integran las partes de software y hardware de su diseño en SoC adaptables de AMD normalmente utilizarán este flujo.
Este flujo se utiliza para desarrollar diseños de sistemas integrados heterogéneos que comprenden aplicaciones de software que se ejecutan en procesadores integrados Arm® y núcleos de procesamiento que se ejecutan en PL (programmable logic, lógica programable) o matrices de motores de IA de Versal™.
Este flujo comprende:
- Una aplicación host de software escrita en C/C++ y que normalmente se ejecuta en el subsistema del procesador integrado Arm. Utiliza la API nativa implementada por la biblioteca de tiempo de ejecución AMD Vitis para interactuar con los núcleos de hardware dentro del dispositivo AMD.
- Núcleos de hardware que pueden generarse desde C++ con la herramienta AMD Vitis™ HLS o describirse directamente en RTL con AMD Vivado™ Design Suite.
Las tarjetas aceleradoras del centro de datos AMD Alveo™ emplean el mismo flujo de diseño de sistema: el programa de software se ejecuta en un host x86 y los núcleos se ejecutan en la FPGA en una tarjeta de aceleración conectada a PCIe®.
Flujo de simulación heterogénea de Vitis
Simulaciones en tus herramientas preferidas
• Utiliza los bancos de pruebas de MATLAB®, Python™, C++ o HDL existentes
• Evita reescribir los bancos de pruebas o aprender nuevos flujos de trabajo
• Acelera la iteración de algoritmo a hardware
Simulación unificada del motor de IA + PL (Vitis Subsystem)
• Simule el motor de IA y la PL juntos
• Reemplaza los flujos fragmentados con una metodología uniforme
• Detecta los problemas de integración con anticipación
Validación de hardware en el bucle (HIL)
• Acorta el tiempo de validación a nivel de sistema
• Transmite datos de E/S reales a través del chip para obtener una depuración más rápida
• Verifica el rendimiento integral antes de que el hardware final esté listo
Herramientas y bibliotecas
Novedades de AMD Vitis™ 2026.1
Flujo de diseño mejorado con los motores AMD Versal™ AI Engines
(aplica a AIE, AIE-ML, AIE-ML v2)
- Funciones nuevas y mejoradas de la biblioteca DSP (incluidas operaciones de matriz, por ejemplo, Cholesky y QRD)
- Mejora de la API de los motores de IA: tipos de datos nuevos y mejorados para la Serie Versal AI Edge de 2.ª generación
- Compilador de AIE mejorado (por ejemplo, cobertura de código para una depuración mejorada y pragma de Xchess para obtener un QoR más optimizado)
Verificación más fácil de los diseños de Versal AI Engine
- Compatibilidad con simulación funcional de Vitis para bancos de pruebas de C++ (EA); compatibilidad con MATLAB® y Python™ en producción
- Versión de producción de hardware Vitis en el bucle (MATLAB y Python)
Mejoras en Vitis Model Composer para diseños de DSP de AIE
- Nuevos bloques de biblioteca DSP basados en AIE que incluyen GEMM o GEMV, Hadamard, Kronecker, producto tensorial y aproximación de funciones
- Funciones DSP de HDL mejoradas que incluyen SSR FFT, Vector xFFT, compilador de FIR (finite impulse response, respuesta finita al impulso) mejorado y compatibilidad con DSP58 o DSPFP32
Actualizaciones de IDE de Vitis para desarrollo integrado
- Capacidades mejoradas de depuración y EoU
- Capacidades del chat de Theia AI en versión de producción