重要说明：2026.1 版本引入更灵活的 AMD Vivado™ 许可模式
从 2026.1 版本开始，AMD Vivado™ Design Suite 推出全新分级许可选项，支持客户仅为其所需的器件系列和功能付费，而 Vivado 企业级许可保持不变。
AMD Vitis™ 统一软件平台许可架构
Vitis 嵌入式软件
标准嵌入式软件开发无需许可证。
Vitis HLS
C 综合/仿真无需许可证；编译生成的 RTL 需要有效的 Vivado Design Suite 许可证。
面向高性能 DSP 的 AI 引擎开发（AIE/AIE-ML/AIE-ML v2）
AI 引擎工具许可证（免费）和 Vivado 企业级许可证（永久）或 Vivado 专业级（订阅）许可证
Vitis 系统设计流程
硬件链接和实现需要有效的 Vivado Design Suite 许可证。
基于 AI 引擎的器件需要 Vivado 企业级（永久）或 Vivado 专业级（订阅）许可。
Vitis Model Composer
需要 Vitis Model Composer 许可证和有效的 Vivado Design Suite 许可证。
这些更新为嵌入式、AI 引擎和系统级开发工作流程提供了更大的灵活性。
Vitis 软件平台开发环境
AMD Vitis™ 软件平台是面向 FPGA 结构、Arm® 处理器和 AI 引擎设计的开发环境，可与 AMD Vivado™ Design Suite 配合使用，提供更高级别的抽象。
Vitis 软件包括：用于 Arm 处理器 C/C++ 应用开发的 Vitis Embedded；AI 引擎编译器和仿真器；用于基于 C/C++ 的 FPGA IP 的 Vitis HLS；用于 Simulink® 中基于模型设计的 Vitis Model Composer；以及用于 FPGA 或 AI 引擎部署的性能优化库（如 DSP、Vision、Solver、Ultrasound 和 BLAS）。
设计和仿真流程
Adam Taylor 讲解：基于 Vitis 统一平台的分步系统设计方法
了解如何使用 Vitis 统一异构系统流程构建嵌入式系统解决方案。
Vitis 嵌入式软件开发流程
（以前称为嵌入式 SDK，主要针对早期的 FPGA 系列）
从 Vivado 导出硬件，作为平台文件
开发应用代码
调试并生成引导映像
在 AMD 自适应 SoC 中为 Arm® 嵌入式处理器子系统开发 C/C++ 代码的设计人员通常会使用该流程。
- 通过使用 AMD Vivado™ Design Suite，硬件工程师不仅可以设计可编程逻辑，还可将硬件导出为 Xilinx Support Archive (XSA) 文件。
- 软件工程师可将这些硬件设计信息整合到他们的目标平台中，并可使用 Vitis 嵌入式软件开发应用代码。
开发人员可在 Vitis 嵌入式软件中执行所有系统级验证，并通过生成启动镜像来启动应用。
Vitis 系统设计流程
（硬件与软件）
在 AMD 自适应 SoC 中集成其设计软硬件部分的系统设计人员通常会使用该流程。
该流程用于开发异构嵌入式系统设计，其中包括运行在 Arm® 嵌入式处理器上的软件应用，以及运行在可编程逻辑 (PL) 和/或 Versal™ AI 引擎阵列上的计算内核等。
该流程包括：
- 采用 C/C++ 编写的软件主机应用，通常运行在嵌入式 Arm 处理器子系统上。使用通过 AMD Vitis 运行时库实现的本机 API 与 AMD 器件内的硬件内核进行交互。
- 硬件内核可使用 AMD Vitis™ HLS 工具从 C++ 生成，也可使用 AMD Vivado™ Design Suite 直接在 RTL 中描述。
AMD Alveo™ 数据中心加速卡采用相同的系统设计流程：软件程序运行在 x86 主机上，内核运行在 PCIe® 连接的加速卡上的 FPGA 中。
Vitis 异构仿真流程
在您偏好的工具中进行仿真
• 使用现有的 MATLAB®、Python™、C++ 或 HDL 测试激励文件
• 避免重写测试激励文件或学习新的工作流程
• 加速从算法到硬件的迭代
统一的 AI 引擎 + PL 仿真（Vitis 子系统）
• AI 引擎和 PL 协同仿真
• 用一致的方法取代分散的流程
• 及早发现集成问题
硬件在环 (HIL) 仿真验证
• 缩短系统级验证时间
• 通过芯片传输真实 I/O 数据，以加快调试速度
• 在最终硬件就绪前验证端到端吞吐量
工具和库
AMD Vitis™ 2026.1 新增功能特性
基于 AMD Versal™ AI Engine 的设计流程优化
（适用于 AIE、AIE-ML、AIE-ML V2）
- 全新和增强型 DSP 库函数（包括矩阵运算，例如 Cholesky 分解和 QR 分解）
- AI 引擎 API 优化改进 - 面向第二代 Versal AI Edge 系列的全新和增强的数据类型
- 经过改进的 AIE 编译器（例如，用于增强调试能力的代码覆盖率分析和用于优化 QoR 的 Xchess 编译指示）
简化了 Versal AI Engine 设计验证
- Vitis 功能仿真支持 C++ 测试激励文件（抢先体验）；在生产环境中支持 MATLAB® 和 Python™
- 正式发布 Vitis 硬件在环仿真（MATLAB 和 Python）
针对 AIE-DSP 设计改进了 Vitis Model Composer
- 新增基于 AIE 的 DSP 库块，包括 GEMM/GEMV、Hadamard、Kronecker、张量积和函数逼近
- 增强的 HDL DSP 函数，包括 SSR FFT、矢量 xFFT、增强型 FIR 编译器和 DSP58/DSPFP32 支持
针对嵌入式开发的 Vitis IDE 更新
- 增强的调试和 EoU 功能
- 正式版 Theia AI Chat 功能