AMD Vitis™ 软件平台中的新功能

面向 AIE 的增强型 DSP 库函数（适用于 Versal AI Core、Versal Premium 系列）

• 性能增强型 TDM（时分复用）FIR 滤波器函数
• 更高性能版本的
• GEMV（一般矩阵矢量）
• GEMM（一般矩阵乘法）
• 2D IFFT — 跨 AIE + PL 进行分区以实现超高性能

面向 AIE-ML 的全新 DSP 库函数（适用于 Versal AI Edge）

• 性能增强型 TDM（时分复用）FIR 滤波器函数
• 支持 Radix-3/Radix-5 FFT
• GEMV（一般矩阵矢量）
• GEMM（一般矩阵乘法） 

• 使用 Vitis 分析器估算延迟和吞吐量
• 使用 Vitis 分析器标记不可用的 PLIO

• AI 引擎 DSP 库更新
  • AIE（适用于 Versal AI Core、Versal Premium 系列）
    • 混合基数 FFT
    • Stockham FFT 性能改进
    • TDM FIR​
  • AIE-ML（适用于 Versal AI Edge 系列）
    • TDM FIR​
    • DDS（直接数字综合 – 用于波形生成）
    • 混频器（用于变频）​
  • AIE-MLv2（适用于第二代 Versal AI Edge 系列）
    • FIR​
    • DFT​
    • DDS​
    • 混频器
• 为 Vitis Model Composer 添加了更多数据类型
  • 支持 cbfloat16
  • 针对级联信号的更多数据类型支持
    • int8/uint8​
    • int16/uint16/cint16​
    • int32/uint32/cint32​
    • float/cfloat​
• 将 AIE/HLS 内核设计作为 VSS（Vitis 子系统）从 Vitis Model Composer 导出到 Vitis
• 使用 Vitis 调试器调试 Vitis Model Composer 中内置的 AIE/HLS 内核
• Vitis Model Composer 中的 HDL 块集更新
  • 简单的双端口 RAM
    • 新块​
    • 示例​
  • DDS 编译器 ​
    • 新增原生浮点运算支持
    • 示例​
  • FFT
    • 新增 SSR=2/4 模式下的原生浮点运算支持
    • 映射到 Versal 上的 DSPFP32 原语
• Vitis Model Composer 的其他增强功能
  • 缩短了生成代码的响应时间
  • 对于任何设计，仿真只运行一次
  • 将 Hub 块配置另存为 JSON 文件（用于快速原型设计或批处理）
  • 增加了对 MATLAB R2024a 的支持
  • 增加了对 Red Hat Enterprise Linux (RHEL) 8.10、9.4 的支持
• 旨在取代设计注意事项的设计规则检查 (DRC)

面向 AMD Versal AI Core 系列的增强型 DSP 库函数

• 面向 SSR > 1 的时分复用 (TDM) FIR 滤波器函数
• 支持 32 位旋转的 FFT
• 混合基数 3 及混合基数 5 FFT
• Kronecker 矩阵积
• 基于 Householder 的 QRD 求解器，可提高稳定性
• 面向 SSR > 1 的 DFT

面向 AMD Versal AI Edge 系列（含 AIE-ML）的全新 DSP 库函数

• 支持 SSR 的一般矩阵矢量 (GEMV)
• 支持 SSR 的一般矩阵乘法 (GEMM)

AIE API 增强

• 支持基数 3/ 基数 5 FFT 

AI 引擎仿真器增强

• 支持 AI 引擎与 PL 协同设计的周期近似仿真功能，无需控制、接口和处理系统 IP 核 (CIPS)。
• Vitis 分析器支持通过 VCS、Questa、Xcelium 和 Riviera 等第三方仿真器仿真硬件

• 将表格从 Vitis 分析器导出为 CSV 格式

• AMD Vitis Model Composer 中新增适用于 AIE 和 AIE-ML 的 DSP 函数
  • 时分复用 (TDM) FIR 滤波器函数
  • 用于构建 1GSPS 多相信道化器，实现更高的吞吐量
  • DFT/IDFT - 提供 SSR 支持
  • 针对小尺寸进行了吞吐量/时延转换的优化
  • FFT/IFFT - 针对 CINT32 位旋转提供更广泛的支持
  • 混合基数 FFT/IFFT - 提供 AIE-ML 支持
• 改进了 Model Composer Hub 块的易用性
• 改进了硬件验证流程
  
• v 2024.1 新增了对操作系统和 MATLAB® 版本的支持：
  • RHEL 9​​
  • MATLAB R2023a 和 R2023b

Github 上提供新的设计示例。

• 新模具编译指示可简化图像和视频过滤器的 HLS C++ 代码

• 新的库函数向导可以接入 AMD Vitis 库 GitHub 仓库

  • 为 AMD Vivado 设计工具创建“Solver”和“Vision”（兼容 OpenCV）IP
  • 运行可用库示例

• 内存接口的编译指令 (ap_memory) 现在可以捆绑 AMD Vivado IP Integrator 的端口

• 最新 HLS 组件比较可并列显示 2 个或更多组件的指标

• 支持用户提供程序 RTL 代码替换 C++ 函数（黑盒流程）

• 代码分析器现在可解聚 C++ 结构体成员，以精细化性能分析

• 适用于 HLS 全局 FSM 编码和安全状态选择的新用户控制

• 在 C 仿真期间访问 Clang 消错工具，以执行地址及初始化检查 

适用于 AI 引擎的全新 DSP 库函数

• 混合基数 FFT
• Discrete Fourier Transform (DFT)
• 一般矩阵矢量乘法 (GEMV)

针对 DSP 函数的全新 API 支持

• 支持 cint32 旋转数据类型的 FFT IP 
• 支持 Radix-4 FFT API 的 cint16 
• 在 API 中实现了矢量化“fix2flt”和“flt2fix”

针对 AIE-ML 的全新 API 支持

• API 现在支持在 sliding_mul() 函数中使用 int32/cint32 数据类型
• API 现在支持在 sliding_mul() 函数中使用 <float> 数据类型
• 提供支持稀疏矩阵乘法所需的所有 AIE API 例程

• AIE 编译器现在可按输入输出支持 2D 及 3D 阵列
• Vitis 分析器现在可生成指导报告来调整 FIFO 大小
• 为多线程仿真器内核及值更改转储 (VCD) 分析器加速提供的最新支持
• 与 MATLAB® 环境和 Python 流量生成器的外部接口连接
• 增强型 AXI Stream 模型，支持 PLIO 对齐中的空周期/等待周期
• 增强型设计规则检查 

• 通过高速调试实现的 AI 引擎跟踪分载
• Vitis 环境中的 NoC 和硬 DDRMC 剖析支持
• Vitis 工具现在支持 VEK280 和 Alveo™ V70 AI 推理加速器卡的 AIE-ML 跟踪

• AI 引擎块更新
• 支持将 AIE-ML 计算图按块导入 Vitis Model Composer 中
• 用于在 Vitis Model Composer 中实现 AIE 和 AIE-ML 的最新 DSPlib 函数
• 在 Simulink® 工具中针对内部信号绘制 AIE 仿真器输出图
• HLS 内核块更新
• 自动生成测试激励文件
• 扩大了 HLS 内核块的数据类型支持范围
• Vitis Model Composer 和 Vitis 工具的完美整合
• 直接从 Vitis Model Composer 生成 .xo 和 libadf.a 文件
  
• 其他增强功能
• MATLAB® 工具版本支持：R2021a、R2021b Update 6、R2022a Update 6、R2022b
• 硬件验证流程支持更多拓扑
• GitHub 提供新的示例附属资料

•  面向 HLS 组件的全新 Vitis Unified IDE
• 最新 Vitis HLS 许可证要求
• 用于在运行 C 综合之前获得性能估计的最新代码分析器特性
• AXI 接口的增强功能：
  • 支持 HLS AXI Stream 侧信道
  • 支持用户可配置的 AXI 主接口缓存
• 其他增强功能：
  • 新的代码复杂性报告，可在 C 合成过程中识别设计大小问题
• 编译时间缩短：与 2023.1 相比，2023.2 的平均编译时间缩短 20%¹

DSP 库 - FIR 滤波器

• 增强型分数倍重采样 FIR、单速率 FIR、半带 FIR 及速率转换 FIR 滤波器，支持系数位宽大于数据位宽
• 分数倍重采样 FIR 还支持使用多个 AIE 计算单元的 SSR 操作，并整合系数重载功能

求解器库

• 通过高性能串流设计（大约 300 个计算单元）优化 API 性能
• 为 4D 数据移动器函数提供 QR 及 Cholesky 分解支持，协助从 AIE 阵列读取或写入数据

• 除 1D 外，AIE 编译器现在可按输入输出支持 2D 及 3D 阵列。
• AIE 编译器支持嵌套计算图构造（子计算图）和条件端口构造。
• 全新 AIE CINT 至 CFLOAT 数据转换 API。

• AIE 状态报告增强功能，用于生成一个文件，其中包含有关设计中 AIE-ML 和 AIE 计算单元上的计算单元、事件及其他寄存器的信息。​
• 通过高速差分（信号）对 (HSDP) 分载 AIE 事件跟踪，而不是将其存储在 Versal 器件的内存中。
• Vitis 环境中的 NoC 和硬 DDR MC 剖析支持。​
• AIE 窗口事件跟踪，可用于检查应用的特定部分。

• FIFO 容量规划指南，以免死锁。
• 能够选择 AIE 仿真器报告的节点，以缩小仿真器 VCD 文件的大小并加速仿真。
• AIE 仿真器现在可生成一个报告（其可在 Vitis 分析器中查看），该报告会显示哪个 AIE 有内存访问违例，以及这些违例如何与计算图 C 代码中的行对应。
• 此外，跟踪视图数据可视化现在还支持 AIE-ML 阵列。

• 为针对 Versal AI Engine 的 FIR 滤波器配置提供最新数据类型支持
• 在 Versal 自适应 SoC 中提供针对 DSP58 优化的两个新浮点函数
• 所有面向 Versal AI Engine 的 Vitis Model Composer 库函数的响应速度更快
• 其他增强功能：
  • HLS 内核块的增强功能
  • Vitis Model Composer Hub 的增强功能
  • 支持 MATLAB 工具 R2021a、R2021b 以及 R2022a 版本

•  性能提升²：与 2022.2 相比，2023.1 的平均时延缩短了 5.2%
• 在 Vitis HLS 工具中下载、查看和实例化 L1 库函数的简单方法
• 在 Vitis HLS 工具中增强了对 AXI 事务处理及突发报告的支持

DSP 库函数

• AI 引擎上的超采样率 (SSR) FIR 滤波器执行方案现在支持系数重新加载特性和动态点大小 
• 为面向 AI 引擎阵列的 FFT 函数新增 FFT 开窗元件

求解器库函数 

• 正交旋转 (QR) 分解
• Cholesky 分解

视觉库函数

• 面向 AI 引擎阵列的四个新视频函数

超声库函数

• 协助构建医疗超声设计的各种函数

• 能够通过添加约束来控制 AI 引擎阵列中内核的相对位置，有助于用户提高性能和利用率
• 改进了 x86 仿真器中 AIE 死锁条件的建模
• 新增 AIE API，增加了基数 3/5 FFT 和矩阵“x”矢量 API

• 在硬件仿真中生成 AI 引擎剖析报告
• 使用 AMD 系统调试器 (XSDB) 对 AI 引擎设计以及基于 PL 的设计进行死锁检测
• Xilinx 运行时 (XRT) 控制的 AI 引擎事件跟踪通过 PLIO 持续分载

• 支持 x86 主机上面向软件仿真的 PS 应用
• 支持在硬件仿真中使用 SystemC 功能模型替代 RTL
• 允许用户使用简单的 RTL 测试激励文件或基于 Python 脚本的流量生成器模拟 AI 引擎内核
• AI 引擎的状态可以在使用 Vitis™ 分析器进行硬件仿真时分析

Vitis 环境 2022.2 新的仿真选项：处理器系统 x86 仿真和 AI 引擎 x86 仿真：可使用 x86 仿真器执行可编程逻辑仿真。

• Versal AI Engine 设计的特点
• 能够为 AI 引擎 DSP 库块设计添加计算图约束，从而可提高利用率和性能
• 为 AI 引擎设计提供周期近似仿真的新功能
• AI 引擎计算图导入块可自动检测运行时参数 (RTP) 端口
• DSP 库块的增强功能和新增功能
• 一般功能
• 为使用 PL 及 AIE 阵列的异构系统设计提供了硬件验证流程支持
• 更新了 Vitis Model Composer Hub 块以支持异构设计
  • 自动检测有效的 AI 引擎、HDL 和 HLS 子系统
• 针对 HDL 专用设计以及 Versal 平台的 HDL → AI 引擎 → HDL 设计增强了硬件验证流程

• 改进的“任务级别并行处理”编码风格支持
  • 实现更快的 C 仿真和更好的 QoR​
• 性能和时序方面的额外改进
  • 改进了突发推理
  • 自动推断 Unroll、Pipeline、Array_Partition 和 inline 编译指示以实现更好的性能
  • 提高了定时精度，能够以更高的频率更完美地完成时序收敛
• 其他功能
  • 分析和调试：现在支持在 C 代码中插入的 printf，即使在 RTL 中综合后也是如此
  • 易用性：新的性能编译指示可自动实现给定的事务处理时间间隔
  • FFT 和 FIR IP 现在支持 HLS::stream 接口

• 新增基因组学加速器库（L1、L2 和 L3）
• Graph Library，通过 L3 增强功能实现性能优化
• Vitis Database 库、GQE 多功能内核
• 在视觉库中增加了新函数
• Vitis AIE 视觉库增加/增强的新函数
• Vitis AIE DSP 库，FIR 重采样器取代 FIR 分数插值器
• Vitis 编解码器库新 API，API jxlEnc、API“leptonEnc”、API“resize”、API“WebpEnc”

Vitis 数据压缩库

• ZLIB 压缩改进，为 8KB 解决方案提供了定制八核压缩
• ZLIB 解压改进，为 8KB 文件大小提供了定制 IP

• 平台功能查询改进
• HBM 易用性改进，能够为 M_AXI 内核选择一个进入 HMSS 的特定 S_AXI 入口点，并可从配置文件支持 RAMA 插入

Vitis AI Engine 编译器

• AI 引擎的硬件自动失速/死锁检测和分析
• 分析自动状态输出
• 分析自动状态输出 - 缓冲区
• 分析硬件手动状态输出
• 分析手动状态输出
• AI 引擎事件跟踪增强
• 外部流量生成器 AIEsim
• AI 引擎硬件剖析改进
• AI 引擎支持广播窗口
• Vitis AI Engine 编译器增强了计算图编程模型
• Vitis AI Engine 编译器 - ADF 计算图中的 PLIO/GMIO

Vitis HLS

• 增强分析功能，全新时间轴跟踪查看器
• 编码风格增强，为块流类型提供阵列分区支持
• 编译指示抽象，最新性能编译指示（和指令）
• Vitis Core“单行方式”Vitis HLS - 全新时间轴跟踪查看器、全新 PERFORMANCE 编译指示、块流支持窗口
• 推出新的查看器
  • 显示设计中所有存活函数（即那些转换到模块的函数）的运行时配置文件
  • 查看数据流区域在协同仿真后的行为特别实用
  • Vitis HLS 原生 - 不再需要启动 xsim 波形查看器（外部工具）

Vitis 分析器

• 改进了 Vitis 分析器，保存/恢复时间轴自定义
• 报告增强、report_qor_assessment、xclbin 时钟信息、Vivado 自动摘要
• 增强了剖析功能，启用全新 PL 剖析基础设施，可以添加多个 trace_memory 选项来插入多个内存监控器（仅限硬件），v++ 链接器的示例配置文件不仅可将 SLR0 中所有 CU 的跟踪数据分载至 DDR0，而且还可将 SLR1 中所有 CU 的跟踪数据分载至 DDR1 

Vitis IDE

• 为 Versal 更新了 Bootgen 图形用户界面
• 工具链更新
• XSCT，支持 STAPL 并添加链接器脚本生成命令
• 系统编译流程，请参见系统编译文档

Vitis 仿真

• 为自动重启添加软件仿真支持并为始终运行的内核添加邮箱支持
• 自由运行的内核不需要为 sw-emu 提供 while(1)
• 为外部流量生成器添加软件仿真支持
• 硬件仿真可以为流式处理 IP 使用 HLS C 源代码函数模型。

• 增加 API xrt::system，用于剖析器件数量
• 为日志消息添加 API xrt::message
• XRT 本地 API 主机代码现在需要
  -std=c++17 或以上
• 为同步执行异步运行添加实验性 xrt::queue API
• xbutil 可以显示 AIE FIFO 计数器，其有助于调试 AIE 死锁场景
• xbutil --legacy 选项已删除。           
• xclbinutil --info 可为嵌入式平台提供时钟信息
• ARM 上的 xbutil 可加载 SOM 镜像
• xbtop 独立实用工具，用于显示 Linux top 类似输出（取代传统 xbutil -top）
• XRT 实用工具支持在 Bash 中使用制表键自动补全。

• Alveo 平台更新、可实现更高稳定性的平台更新、板卡管理更新、SC 固件更新工具
• 嵌入式平台，新的 VCK190 DFX 平台：xilinx_vck190_base_DFX_202210_1，嵌入式平台现已随 Vitis 一起安装，Vivado 新增了一个新的可定制示例设计：面向 MPSoC 的 Vitis 平台

• 针对可扩展性和易用性对 Vitis Model Composer hub 块进行了重大升级
• 硬件验证流程现在除了支持裸机外，还支持 Linux
• “AIE 到 HDL”和“HDL 到 AIE”块不再包括 HDL 网关
• 2022.1 现在随附示例快照，供无法访问互联网的客户使用。发布新版示例后，该工具将提示用户从 GitHub 下载新版示例
• 为了便于使用，不属于代码生成部分的实用工具块现在以白色为背景
• 为了方便使用，增强并重组了库浏览器
• 支持 RHEL 8.x
• MATLAB 支持 - R2021a 和 R2021b

注意：Vitis 加速库可单独下载。它们可以从 GitHub 下载，也可以直接从 Vitis IDE 中下载。

注意：对于视觉，只需统计 L*/test 中的子文件夹数，因为每个 API 都有针对不同类型的多个测试

Vitis 视觉库

• 可编程逻辑 (PL)
  
  • 基于 CLAHE TMO 的端到端单声道图像处理 (ISP)
  • RGB-IR 和 RGB-IR 图像处理 (ISP) 流水线
  • 全局色调映射 (GTM) 以及使用 GTM 的 ISP 流水线

Vitis 数据分析库

• 基于 Vitis 库的 Vitis 区块链解决方案
  • 以太坊的开创性采矿解决方案
  • 使用 C++ 通过 Vitis 库实现开源与易用性及易于部署性
  • 通过 Vitis 库实现灵活性和可扩展性
  • 灵活地开采多种比特币
  • 定制并编译成硬件
  • 高度优化的设计
• 将 CSV 解析器 API 添加到库中
  • CSV 解析器可解析逗号分隔值文件并生成对象流，其可轻松与 DataFrame API 连接

Vitis Graph Library

• 新增全新 L2 库
• Louvain 与重新编号
• 重新编号
• 余弦相似度支持“权重”特性

Vitis Database 库

• GQE 开始支持异步输入/输出功能，并支持多卡。
  • 异步支持允许 FPGA 在部分输入数据准备就绪时立即开始处理。 
  • 多卡支持允许识别多个适合工作的 Alveo 卡。

Vitis 数据压缩库

• ZSTD 多核压缩
  • 创建了新的 ZSTD 多核架构，并使用四核提供了 >1GB/s 的吞吐量。
• ZSTD 解压缩优化
  • ZSTD 解压缩针对性能（提升 20%）和资源（减少 <30%）进行了优化
• 针对 IBM 的 GZIP/ZLIB 流处理核心改进方案
  • 自定义静态和动态压缩流式处理 IP（4KB 和 8KB）
  • 增加了在 TUSER 端口提供压缩量的功能
• 针对 IBM 的 GZIP/ZLIB 解压缩改进
  • 经过优化的 Huffman 解码器可将延迟缩短到 < 1.5K 个周期
  • 资源锐减到 6.9K（以前 > 9K）
  • 添加 ADLR32 校验和功能
• GZIP 系统编译器 PoC
  • 开发了面向 GZIP 压缩解决方案的系统编译器 PoC，并针对 OpenCL 主机进行了基准测试。

Vitis DSP 库

• 自 2021 年起，在 Github 上提供 DSPLib
• 快速傅立叶变换 (FFT/iFFT)
  • 点大小增加到 32k（取决于数据类型）
  • 支持数据流 API 和窗口 API
  • 并行功率 (0-4)
    • 允许更高的吞吐量并扩展支持的点大小范围

• FIR 滤波器
  • 对单速率非对称/对称 FIR 的初始流支持

• DDS/混频器
  • 2021.2 中的全新库单元

Vitis 安全库

• 发布 KECCAK-256（散列函数）和 CRC32C（校验和函数）

Vitis 实用工具库

• 为调试硬件问题添加了两个数据移动器实现方案。
  • LoadDdrToStreamWithCounter：用于通过 AXI 流把 PL 的 DDR 数据加载至 AI 引擎，并记录发送至 AI 引擎的数据数。
  • StoreStreamToMasterWithCounter：用于通过 AXI 流从 AI 引擎接收数据并将其保存至 PL 的 DDR，同时记录发送至 DDR 的数据数。

Xilinx 运行时库 (XRT)： 

• XRT API
  • XRT 本机 API 支持通过 xrt::ip 实现用户托管式内核控制
• XRT 实用工具
  • xbutil 和 xbmgmt 工具现在成为默认工具
    • 要使用传统实用工具，请将 xbutil --legacy 或 xbmgmt --legacy 与传统子命令一起使用
  • 新的实用工具，xball
    • 将 xbutil 或 xbmgmt 命令应用于全部已安装数据中心卡或过滤部分。查看 xball --help 了解详情
  • 新命令 xbutil configure
    • 允许您启用、禁用或配置 PCIe 主机内存和 PCIe 点对点功能。查看 XRT 文档，了解更多详情
  • 所有 XRT 实用工具现在都全局支持 --force 选项，以跳过用户交互确认
• 剖析
  • 启用任何剖析选项时，将生成配置文件摘要报告。
  • 所有适用的汇总表及指南都可基于 xrt.ini 文件中启用的剖析选项生成
  • 在设计过程中，监控器添加至内存资源时，会提供用于聚合内存资源信息的新数据传输汇总表
  • 全新 AIE 剖析度量设置为计算不同 AIE 事件的数量，包括 (1) AIE 中的浮点异常；(2) 处理单元执行计数；以及 (3) 数据流的输出与获取
• 嵌入式
  • zocl 内存管理器的改进可支持任何 sptag

面向 AI 引擎多进程的 Vitis XRT 支持

• C 语言和 C++ API 将定义多个进程的访问模式，以共享对相同 AI 引擎阵列及计算图的访问。
  • 保护 AI 引擎阵列和计算图免遭不必要的访问。
• 打开 AI 引擎阵列和计算图支持三种模式
  • 独占模式（阻止任何其他进程访问）
  • 主模式（只允许其他进程进行非破坏性访问）
  • 共享模式（只进行非破坏性访问）
• 考虑何时需要提供多进程支持。例如：
  • 阻止其他人访问 AI 引擎阵列（独占访问权限）
  • 多个用户分别控制不同的计算图（多应用支持）
  • 一个主用户控制计算图，允许其他用户探测运行状态（主用户访问和共享访问）

Vitis XRT 提供 AI 引擎支持状态

C 和 C++ API

• C 版 API 
  • 对于 AI 引擎阵列：
    • xrtAIEDeviceOpenExclusive（独占模式）
    • xrtAIEDeviceOpen（主要模式）
    • xrtAIEDeviceOpenShared（共享模式）
  • 对于 AI 引擎计算图：
    • xrtGraphOpenExclusive（独占模式）
    • xrtGraphOpen（主要模式）
    • xrtGraphOpenShared（共享模式）
• C++ 版 API 
  • xrt::aie::device 类支持构造函数中的访问模式
    • enum 类 access_mode : uint8_t { exclusive = 0, primary = 1, shared = 2 };
  • xrt::graph 类支持构造函数中的访问模式
    • enum 类 access_mode : uint8_t { exclusive = 0, primary = 1, shared = 2, none = 3 };

• 访问适用于 Alveo 卡的最新 Vitis 目标平台，并参阅加速器卡的入门部分。
• 下载 Vitis 并参阅“Alveo 软件包”部分

AI 引擎 DSP 库 - 新块

• AIE DDS
• AIE 混频器

并行编译

• 与 2021.1 相比，缩短了时间（例如，以下数字主要针对 200MHz TX 链）：
• 编译与仿真时间减少了 3 倍
• 编译时间减少了 7 倍
• 仿真后死区时间从 25s 锐降至大约 0s

约束编辑器增强

• 2021.2 改进了导航

针对固定尺寸的改进

针对可变大小块的改进

增强的功能协同仿真能力

• 为 AI 引擎输入导出 Matlab 数据 – xmcVitisWrite
• 将 AI 引擎数据导入 Matlab – xmcVitisRead
• 将 AI 引擎数据导入 Matlab - xmcVitisRead

其他

• 导入没有输入的 AI 引擎或 HLS 内核模块（来源块）
• 全新数据类型支持
  • Simulink 原生 int64 和 uint64 用于 AI 引擎开发，而不是 AMD 数据类型 x_sfix64 和 x_ufix64。
  • accfloat 和 caccfloat 支持 AI 引擎开发
• 支持 Ubuntu 20.04
• 支持 MATALB 20a、20b、21a（不支持 MATLAB 21b）
• 增加新示例
  • 具有 64 个内核的双流 SSR 滤波器示例
  • 伪逆矩阵 (64x32) - commslib 示例。
• 使用 xmcLibraryPath 命令指向自定义 DSPLib 位置。
• 大量更多增强功能和漏洞修复

注意：Vitis 加速库可单独下载。它们可以从 GitHub 下载，也可以直接从 Vitis IDE 中下载。

• 稳定的本地 XRT API，不仅可为 AIE 图形的控制和执行提供 C++ API，而且还支持软件仿真与跟踪。
• XRT 提供全新助手 API，可帮助用户在 $XILINX_XRT/include/CL/cl2xrt.hpp 中将 OpenCL API 升级至 XRT 原生 API。
• XRT 全新 API xrt::device.get_info() 可提取器件属性
• 显著改进的新一代 xbutil 和 xbmgmt 实用工具现在是默认的。
• xbutil 可报告电源状态
• xbmgmt 不仅可支持运行时 clk 扩展，而且还可设置用户电源阈值，从而可保护电路板和服务器。
• sysfs、xbmgmt 和 xbutil 可报告 Alveo 电路板的 MAC 地址
• xocl 中的 KDS 调度器已经进行重构，显著提高了数百个进程（同时在多个器件间执行多个计算单元）的吞吐量。对于原有 shell 而言，您可能会注意到吞吐量下降的百分比很小。请参阅 AR 以获得正确的解决方案。
• 通过 debugfs /sys/kernel/debug/xclmgmt/ and /sys/kernel/debug/xocl/ 支持 XRT 驱动程序调试跟踪

请访问 www.xilinx.com/alveo 获取适用于 Alveo 加速器卡的最新 Vitis 目标平台。请参阅要在其上部署应用的加速器卡的入门 部分。

请参阅 UG1120 - Alveo 数据中心加速器卡平台用户指南，了解更多详细信息，并随时了解最新的 Vitis 目标平台版本。

全新平台 

• Alveo U200 Gen3x16 XDMA 1RP
  • 名称：xilinx_u200_gen3x16_xdma_1_202110_1
  • 游戏特点: Slave Bridge、P2P、GT 内核、DDR 自动刷新
• Alveo U50 Gen3x16 noDMA 1RP 
  • 名称：xilinx_u50_gen3x16_nodma_1_202110_1
  • 游戏特点: Slave Bridge、P2P、GT内核、时钟降频

Vitis 嵌入式平台

• VCK190 基础平台支持 DDR 和 LPDDR 上的 ECC；约束变得很简洁。
• MPSoC 基础平台将 CMA 量增加到了 1536M。所有 Vitis-AI 模型都可按这个 CMA 量运行。
• 简化了嵌入式平台创建流程：设备树生成器可以自动生成 ZOCL 节点；XSCT 可以生成 BIF 文件。减少了基础平台源文件。

• 全面的约束编辑器可帮助用户在 Vitis Model Composer 中为 AI 引擎内核指定任何约束。生成的 ADF 计算图将包含这些约束。 
• 将 AI 引擎的 FFT 和 IFFT 块添加至库浏览器。 
• 用户现在可以使用库浏览器访问大量 AI 引擎 FIR 块变体。 
• 能够使用 FIR 滤波器的输入端口指定滤波器系数。 
• 增加了两个新的实用工具块“RTP Source”和“To Variable Size”。
• 增强的 AIE 内核导入块现在也支持导入模板化的 AI 引擎功能。 
• 能够在 Hub 块中为 AI 引擎设计指定 AMD 平台。
• 用户可通过 Hub 块，在运行 AIE 仿真后随时重启 Vitis 分析器。 
• 用户现在可以使用 Simulink 数据检查器绘制周期近似输出，并查看每个输出的估计吞吐量。 
• 增强了仅使用计算图头文件将计算图作为块导入的可用性。 
• 进度条功能升级，新增取消按钮
• 针对 MATLAB 工作目录与模型目录不一致场景下的 AI 引擎内核导入或设计仿真功能可用性优化。 
• 新增 TX 链 200MHz 示例。 
• 新增二维 FFT 示例，展示 HLS、HDL及 AI 引擎块的设计。 

HDL

• 针对 SSR FIR（改进超过 10 倍）和 SSR FFT 提高了仿真速度。
• 针对 RAM 等内存模块和 FIFO 提高了仿真速度
• 在黑盒导入流程中使用 VHDL 2008 更新了 Questa 仿真器

基本信息

• Vitis Model Composer 现在包含 AMD System Generator for DSP 的功能。  一直使用 AMD System Generator for DSP 的用户可以继续使用 Vitis Model Composer 进行开发。
• MATLAB 支持 - R2020a、R2020b 和 R2021a