AMD Vitis™ 軟體平台的最新功能

適用於 AIE 的增強 DSP 程式庫功能（在 Versal AI Core、Versal Premium 系列提供）

• 強化分時多工 (TDM) 有限脈衝響應 (FIR) 濾波器功能效能
• 推出下列運算的更高效能版本
• GEMV（一般矩陣向量）
• GEMM（一般矩陣乘法）
• 2D IFFT - AIE + PL 分區以獲得更高效能

適用於 AIE-ML 的全新 DSP 程式庫功能（在 Versal AI Edge 提供）

• 強化分時多工 (TDM) 有限脈衝響應 (FIR) 濾波器功能效能
• 支援 Radix-3/Radix-5 FFT
• GEMV（一般矩陣向量）
• GEMM（一般矩陣乘法） 

• 使用 Vitis Analyzer 預估延遲與輸送量
• 使用 Vitis Analyzer 標示哪些 PLIO 不可用

• AI 引擎 DSP 程式庫更新
  • AIE（適用於 Versal AI Core、Versal Premium 系列）
    • 混合 Radix FFT​
    • Stockham FFT 效能增強
    • TDM 有限脈衝響應 (finite impulse response, FIR)
  • AIE-ML（適用於 Versal AI Edge 系列）
    • TDM 有限脈衝響應 (finite impulse response, FIR)
    • DDS（直接數位合成，用於產生波形）
    • 混頻器（用於變更頻率）
  • AIE-MLv2（適用於第 2 代 Versal AI Edge 系列）
    • FIR
    • DFT​
    • DDS
    • 混頻器
• Vitis 模型編輯器的新增資料類型
  • 支援 cbfloat16
  • 支援新的串聯訊號資料類型
    • int8/uint8
    • int16/uint16/cint16​
    • int32/uint32/cint32​
    • float/cfloat​
• 將 AIE/HLS 內核設計從 Vitis 模型編輯器以 VSS（Vitis 子系統）之形式匯出到 Vitis
• 使用 Vitis 除錯器為在 Vitis 模型編輯器中建立的 AIE/HLS 內核進行除錯
• Vitis 模型編輯器中的 HDL 區塊組更新
  • 簡易雙埠 RAM
    • 新區塊
    • 範例
  • DDS Compiler
    • 新增原生浮點支援
    • 範例
  • FFT
    • 新增原生浮點支援，SSR=2、4
    • 對映至 Versal 上的 DSPFP32 基元
• Vitis 模型編輯器的其他增強功能
  • 改善代碼生成的回應時間
  • 任何設計只會執行一次模擬
  • 將中控台區塊配置另存為 JSON 檔案（利於快速原型設計或批次處理）
  • 新增 MATLAB R2024a 支援
  • 新增 Red Hat Enterprise Linux (RHEL) 8.10、9.4 支援
• 以設計規則檢查 (DRC) 取代設計考量

針對 AMD Versal AI Core 系列強化 DSP 程式庫功能

• 適用於 SSR > 1 的分時多工 (TDM) FIR 濾波器功能
• 搭配 32 位元轉動係數的 FFT
• 混合 Radix 3 和混合 Radix 5 FFT
• Kronecker 矩陣積
• 基於 Householder 的 QRD 求解器，以改善穩定性
• DFT，適用於 SSR > 1 的情況

全新 DSP 程式庫功能，適用於執行 AIE-ML 的 AMD Versal AI Edge 系列

• 支援 SSR 的一般矩陣向量 (GEMV)
• 支援 SSR 的一般矩陣乘法 (GEMM)

AIE API 增強功能

• 支援 Radix-3/Radix-5 FFT 

AI 引擎模擬器增強功能

• 針對與 PL 互動的 AI 引擎設計，提供週期近似模擬功能，無需透過 CIPS（控制、介面與處理系統 IP 核心）。
• Vitis Analyzer 支援使用第三方模擬器進行硬體模擬，例如 VCS、Questa、Xcelium 和 Riviera

• 從 Vitis Analyzer 將表格匯出為 CSV 格式

• AMD Vitis 模型編輯器中針對 AIE 和 AIE-ML 的全新 DSP 函數支援
  • 分時多工 (Time Division Multiplexed, TDM) FIR 濾波器函數
  • 用於建構 1 GSPS 及更高輸送量的多相通道分離器
  • DFT/IDFT - 支援 SSR
  • 最佳化轉換，在較小尺寸上實現輸送量/延遲
  • FFT/IFFT - 擴展至支援 CINT32 位元轉動係數
  • 混合 Radix FFT/IFFT - 支援 AIE-ML
• 提升模型編輯器中控台區塊易用性
• 強化硬體驗證流程
  
• 2024.1 版新增的 OS 和 MATLAB® 版本支援
  • RHEL 9
  • MATLAB R2023a 和 R2023b

Github 提供新範例設計。

• 全新模板標註，簡化影像和視訊濾波器的 HLS C++ 程式碼

• 全新程式庫函數精靈，運用 AMD Vitis 程式庫的 GitHub 儲存庫

  • 為 AMD Vivado 設計工具建立「求解器」和「視覺」（相容於 OpenCV）IP
  • 執行可用的程式庫範例

• 記憶體介面標註 (ap_memory) 現在可將連接埠群組化，以利在 AMD Vivado IP Integrator​ 的運用

• 全新 HLS 元件比較功能，可並排顯示 2 個以上元件的指標

• 支援以使用者供應商提供的 RTL 程式碼取代 C++ 函數（黑箱流程）

• 代碼分析器現在可解構 C++ 結構的成員，藉此微調效能分析

• 全新使用者控制項，用於控制 HLS 全域 FSM 編碼，並可選擇安全狀態

• 支援在 C 模擬期間存取 Clang 檢測工具，以執行位址與初始化檢查 

適用於 AI 引擎的全新 DSP 程式庫功能

• 混合 Radix FFT​
• 離散傅立葉轉換 (DFT)
• 一般矩陣向量乘法 (GEMV)

為 DSP 功能提供全新 API 支援

• FFT IP，支援 cint32 轉動係數資料類型 
• 支援用於 Radix-4 FFT API 的 cint16 
• 在 API 實作的向量化「fix2flt」和「flt2fix」

為 AIE-ML 提供全新 API 支援

• API 現在支援於 sliding_mul() 函數中，使用 int32/cint32 資料類型
• API 現在支援於 sliding_mul() 函數中，使用 <float> 資料類型
• 提供支援稀疏矩陣乘法所需之所有 AIE API 程式

• AIE 編譯器現在支援作為輸入或輸出的 2D 和 3D 陣列
• Vitis Analyzer 現在會產生指引報告，以調整先進先出 (First-In First-Out, FIFO) 的容量
• 新增多執行緒模擬器內核支援，並加速 Value Change Dump (VCD) 分析器
• 支援向外介接至 MATLAB® 環境與 Python 流量生成器
• 增強 AXI Stream 模型，支援 PLIO 對齊的空白/等待週期
• 增強設計規則檢查 

• 支援透過高速除錯卸載 AI 引擎追蹤資料
• 支援在 Vitis 環境中進行晶片上網路 (Network on Chip, NoC) 和硬體 DDRMC 分析
• Vitis 工具現在支援 VEK280 和 Alveo™ V70 AI 推論加速卡的 AIE-ML 追蹤

• AI 引擎區塊更新
• 支援匯入 AIE-ML 圖形，作為 Vitis 模型編輯器的區塊
• 為 Vitis 模型編輯器中的 AIE 和 AIE-ML 實作，提供全新 DSPlib 函數
• 支援在 Simulink® 工具內繪製 AIE 模擬器的內部訊號輸出結果
• HLS 內核區塊更新
• 自動產生測試平台
• 擴大 HLS 內核區塊的資料類型支援
• 整合 Vitis 模型編輯器和 Vitis 工具
• 直接從 Vitis 模型編輯器產生 .xo 和 libadf.a 檔案
  
• 其他增強功能
• 支援 MATLAB® 工具版本：R2021a、R2021b Update 6、R2022a Update 6、R2022b
• 為硬體驗證流程新增其他拓撲法支援
• GitHub 提供新範例文件

•  適用於 HLS 元件的全新 Vitis 統一 IDE
• 全新 Vitis HLS 授權要求
• 全新代碼分析器功能，可在執行 C 語言合成前，取得效能評估
• 增強 AXI 介面功能：
  • 支援 HLS AXI 串流側通道
  • 支援使用者可設定的 AXI 主快取
• 其他增強功能：
  • 全新程式碼複雜性報告，用於在 C 語言合成過程中，識別設計大小問題
• 改善編譯時間：相較於 2023.1 版，2023.2 版的平均編譯時間提升了 20%¹

DSP 程式庫 - FIR 濾波器

• 增強分數重新取樣器 FIR、單取樣率 FIR、半頻帶 FIR 和取樣率改變 FIR，以支援係數位元寬度大於資料位元寬度的情況
• 分數重新取樣器 FIR 亦支援使用多重 AIE 磚執行 SSR 操作，並納入係數重新載入功能

求解器函數庫

• 透過高效能串流設計（約 300 個磚）增強 API 效能
• 針對 4D 資料移動器函數，新增 QR 和 Cholesky 分解法支援，協助從 AIE 陣列讀取或寫入資料

• AIE 編譯器除了 1D 以外，現在還支援作為輸入或輸出的 2D 和 3D 陣列
• AIE 編譯器支援圖形內圖形結構（子圖）和條件式連接埠結構。
• 全新 AIE CINT-轉-CFLOAT 資料轉換 API。

• 增強 AIE 狀態報告功能，使 AIE 狀態報告納入與設計中的 AIE-ML 磚、AIE 磚、事件，以及磚上其他暫存器相關的資訊。
• 支援透過高速差分對 (HSDP)，卸載 AIE 事件追蹤資料，而不是將其儲存在 Versal 器件記憶體。
• 支援在 Vitis 環境進行晶片上網路 (Network on Chip, NoC) 和硬體 DDR MC 分析。
• 支援鎖定特定範圍的 AIE 事件追蹤，以利檢查應用程式的特定部分。

• 提供 FIFO 容量調整指引以避免死結。
• 支援選取 AIE 模擬器所報告的節點，以降低模擬器 VCD 檔案的大小且加速模擬。
• AIE 模擬器現在會產生報告（可在 Vitis Analyzer 檢視），顯示哪些 AIE 發生記憶體存取違規，以及這些違規如何與 Graph C 程式碼的行數相對應。
• 追蹤檢視資料視覺化功能，現在也支援 AIE-ML 陣列。

• 針對 Versal AI Engine 的 FIR 濾波器配置新增資料類型支援
• 新增兩個針對 Versal 自適應 SoC 的 DSP58 最佳化的浮點函數
• 加快 Versal AI Engine 所有 Vitis 模型編輯器程式庫函數的回應速度
• 其他增強功能：
  • 增強 HLS 內核區塊
  • 增強 Vitis 模型編輯器中控台
  • 支援 MATLAB 工具版本 R2021a、R2021b 和 R2022a

•  效能提升²：相較於 2022.2 版，2023.1 版的平均延遲時間減少了 5.2%
• 提供在 Vitis HLS 工具中輕鬆下載、檢視和實例化 L1 程式庫函數的方式
• 增強 Vitis HLS​工具對於 AXI 交易和叢發報告的支援性

DSP 程式庫功能

• AI 引擎上的超取樣率 (SSR) FIR 濾波器實作，現在支援係數重新載入功能和動態點尺寸 
• 針對 AI 引擎陣列的 FFT 函數新增 FFT 分窗元素

求解器程式庫函數 

• 正交旋轉 (QR) 分解
• Cholesky 分解

視覺程式庫函數

• 針對 AI 引擎陣列提供四種新的視訊函數

超音波程式庫函數

• 新增多種函數，協助建構醫療超音波設計

• 支援使用者新增限制，以控制內核在 AI 引擎陣列中的相對位置，讓使用者獲得更高效能，使用率更優異
• 改善 x86 模擬器中的 AIE 死結條件建模
• 新增 AIE API - 追加 Radix 3/5 FFT 和矩陣「x」向量 API

• 支援在硬體模擬中產生 AI 引擎分析報告
• 針對以 AI 引擎和 PL 為核心的設計，新增使用 XSDB（AMD 系統除錯器）進行死結偵測的功能
• 支援以賽靈思執行階段套件 (XRT) 控制，持續透過 PLIO 卸載 AI 引擎事件追蹤資料

• 支援在 x86 主機上執行 PS 應用，以進行軟體模擬
• 允許用 SystemC 功能模型，而非 RTL，來進行硬體模擬
• 允許使用者使用簡單的 RTL 測試平台，或是 Python 腳本型流量生成器，模擬 AI 引擎內核
• 支援在硬體模擬期間，使用 Vitis™ Analyzer 分析 AI 引擎狀態

Vitis 環境 2022.2 新模擬選項：處理器系統 x86 模擬和 AI 引擎 x86 模擬：支援使用 x86 模擬器執行可程式化邏輯模擬。

• Versal AI Engine 設計功能
• 支援將圖形限制新增至 AI 引擎 DSP 程式庫區塊設計，取得更優異的使用率與效能
• 新增 AI 引擎設計的週期近似模擬功能
• AI 引擎圖形匯入區塊，會自動偵測執行階段參數 (RTP) 連接埠
• 增強且新增 DSP 程式庫區塊
• 一般功能
• 為使用 PL 和 AIE 陣列的異構系統設計，支援硬體驗證流程
• 更新 Vitis 模型編輯器中控台區塊，以支援異構設計
  • 自動偵測有效的 AI 引擎、HDL 和 HLS 子系統
• 針對僅有 HDL 的設計，以及 HDL → AI 引擎 → HDL 的設計，增強 Versal 平台的硬體驗證流程

• 強化「任務層級平行化」編碼風格的支援性
  • 提升 C 模擬速度及成果品質
• 新增效能與時序增強功能
  • 改善叢發推論
  • 自動推論展開、管道、Array_Partition 和內嵌標註，以獲得更好的效能
  • 改善時序準確度，實現更優異的時序收斂，並達到更高的時脈頻率
• 其他功能
  • 分析和除錯：現在支援在 C 程式碼插入 printf，即使在 RTL 合成後亦可
  • 易用性：全新效能標註，自動實現指定交易間隔
  • FFT 和 FIR IP 現在支援 HLS::stream 介面

• 新增基因組學加速器程式庫（L1、L2 和 L3）
• 增強圖形程式庫 L3 功能，以提供更高效能
• Vitis 資料庫程式庫、GQE 多功能內核
• 視覺程式庫增加新函數
• Vitis AIE 視覺程式庫增加新函數/增強功能
• Vitis AIE DSP 程式庫，以 FIR 重新取樣器取代 FIR 分數插值器
• Vitis 編碼程式庫新增 API：API jxlEnc、API「leptonEnc」、API「resize」、API「WebpEnc」

Vitis 資料壓縮庫

• 提升 ZLIB 壓縮功能，為 8KB 解決方案提供客製化八核心壓縮
• 提升 ZLIB 解壓縮功能，針對 8KB 檔案大小提供客製化 IP

• 平台功能查詢改進
• 改善 HBM 易用性，支援為內核 M_AXI 選擇特定的 S_AXI 進入點，支援透過配置檔插入 RAMA

Vitis AI 引擎編譯器

• AI 引擎自動停滯/死結偵測與硬體分析
• 分析自動狀態輸出
• 分析自動狀態輸出 - 緩衝
• 分析硬體的手動狀態輸出
• 分析手動狀態輸出
• 增強 AI 引擎事件追蹤功能
• 外部流量生成器 AIEsim
• 提升硬體上的 AI 引擎分析
• AI 引擎支援廣播分窗
• Vitis AI 引擎編譯器強化圖形程式設計模型
• Vitis AI 引擎編譯器 - ADF 圖中的 PLIO/GMIO

Vitis HLS

• 加強分析功能，全新 Timeline Trace Viewer
• 增強編碼風格，針對「區塊流」類型新增「陣列分區」支援
• 標註抽象化、新效能標註（與指示）
• Vitis Core「one liner」指令、Vitis HLS - 全新 Timeline Trace Viewer、新效能標註、區塊流支援分窗
• 推出新檢視器
  • 顯示設計中所有存續函數在執行期間的特性分析資料，也就是成功轉換為模組的那些函數
  • 對於在共同模擬後查看資料流區域的行為而言尤其實用。
  • Vitis HLS 原生 - 不再需要啟動 xsim 波形檢視器（外部工具）

Vitis Analyzer

• 增進 Vitis Analyzer 的功能，儲存/恢復 Timeline 自訂
• 增強報告功能，report_qor_assessment、xclbin 時脈資訊、Vivado 自動化摘要
• 增強分析功能，引進全新 PL 分析架構，支援透過新增多重 trace_memory 選項以插入多個記憶體監測器（僅限硬體），適用於 v++ 連結器的範例配置檔，可將位於 SLR0 的所有 CU 追蹤資料卸載至 DDR0，同樣將位於 SLR1 的所有 CU 追蹤資料卸載至 DDR1 

Vitis IDE

• 更新 Versal 的 Bootgen GUI
• 工具鏈更新
• XSCT，支援 STAPL，新增連結器腳本生成指令
• 系統編譯流程，請參閱系統編譯文件

Vitis 模擬

• 新增軟體模擬支援，為永遠執行內核，提供自動重啟與信箱支援
• 自由執行內核，不再需要為了sw-emu 而使用 while(1)
• 為外部流量生成器，新增軟體模擬支援
• 硬體模擬現可將 HLS C 原始碼功能模型用在串流 IP 上。

• 新增 API xrt::system 以探測裝置數量
• 新增 API xrt::message，供訊息記錄使用
• XRT 原生 API 主機程式碼現在需要用到
  -std=c++17 或更高標準
• 新增實驗性 xrt::queue API，支援非同步執行同步操作
• xbutil 可顯示 AIE FIFO 計數器，協助在 AIE 死結情況下進行除錯
• 移除 xbutil --legacy 選項。           
• xclbinutil --info 提供嵌入式平台的時脈資訊
• xbutil 在 ARM 上可載入 SOM 映像
• xbtop 獨立公用程式，可顯示類似 Linux top 的指令輸出（取代之前的 xbutil -top）
• XRT 公用程式支援在 Bash 中使用 Tab 鍵進行自動完成。

• Alveo 平台更新：提升穩定性的平台更新、加速卡管理更新、SC 韌體更新工具
• 嵌入式平台，新增 VCK190 DFX 平台：xilinx_vck190_base_dfx_202210_1，嵌入式平台現在隨 Vitis 同時安裝，Vivado 新增可客製化的範例設計：適用於 MPSoC 的 Vitis 平台

• 大幅修改 Vitis 模型編輯器中控台區塊，改善擴充性和易用性
• 除了裸機外，硬體驗證流程現在亦支援 Linux
• 「AIE 至 HDL」和「HDL 至 AIE」區塊不再包含 HDL 閘道區塊
• 2022.1 現在出貨時會隨附範例快照，便於無法存取網際網路的客戶使用。若有更新版本，工具會提示使用者從 GitHub 下載新範例版本
• 為了易於使用起見，不屬於產生程式碼的公用程式區塊，現在改以白色背景呈現
• 增強並重新規劃程式庫瀏覽器以提高易用性
• 支援 RHEL 8.x
• 支援 MATLAB R2021a 和 R2021b

附註：Vitis 加速程式庫現提供單獨下載。可從 GitHub 下載，亦可直接在 Vitis IDE 內取得。

附註：就視覺資料庫的部分，由於每個 API 針對不同類型都有多項測試，所以只需計算 L*/tests 中的子資料夾數量即可

Vitis視覺程式庫

• 可程式化邏輯 (PL)
  
  • 端對端單色影像處理 (ISP)，搭配 CLAHE TMO
  • RGB-IR 與 RGB-IR 影像處理 (ISP) 管道
  • 全域色調對應 (GTM)，搭配使用 GTM 的 ISP 管道

Vitis 資料分析程式庫

• 根據 Vitis 程式庫的 Vitis 區塊鏈解決方案
  • 立即可用於 Ethereum 的挖礦解決方案
  • 開放原始碼，使用與部署極為簡便，以 C++ 搭配 Vitis 程式庫即可部署
  • Vitis 程式庫提供靈活度與可擴充性
  • 靈活開採多種幣別
  • 客製化且編譯至硬體
  • 高度最佳化設計
• 在程式庫加入 CSV 剖析器 API
  • CSV 剖析器可剖析以逗號分隔值的檔案，並產生物件串流，可輕易連接至 DataFrame API

Vitis 圖形程式庫

• 新增 L2 程式庫
• Louvain 重新編號
• 重新編號
• 餘弦相似度支援「權重」功能

Vitis 資料庫程式庫

• GQE 開始支援非同步輸入/輸出功能，並提供多卡支援。
  • 非同步支援可讓 FPGA 在部分輸入資料就緒後，隨即可以開始處理。 
  • 多卡支援可識別適合工作的多塊 Alveo 加速卡。

Vitis 資料壓縮庫

• ZSTD 多核心壓縮
  • 建立全新 ZSTD 多核心架構，使用四核心時，可提供 >1GB/s 的輸送量。
• ZSTD 解壓縮最佳化
  • ZSTD 解壓縮法針對效能（增加 20％）和資源（降低 30％）進行最佳化
• 針對 IBM 改良 GZIP/ZLIB 串流核心
  • 客製化靜態與動態壓縮串流 IP（4KB 與 8KB）
  • 新增功能，以便在 TUSER 連接埠提供壓縮後的大小
• 針對 IBM 改良 GZIP/ZLIB 解壓縮法
  • 最佳化 Huffman 解碼器，將延遲減少至 < 1.5K 個週期
  • 使用資源大幅減少至 6.9K 個單位（之前為 > 9K）
  • 新增 ADLR32 檢查總和功能
• GZIP 系統編譯器 PoC
  • 為 GZIP 壓縮解決方案建立系統編譯器 PoC，並以 OpenCL 主機作為基準測試的比較對象。

Vitis DSP 程式庫

• DSPLib 自 2021 起於 Github 提供
• 快速傅立葉轉換 (FFT/iFFT)
  • 點大小增加至 32k（取決於資料類型）
  • 支援串流 API 和分窗 API。
  • 平行等級 (0-4)
    • 可達到更高的輸送量，並擴大點大小的支援範圍

• FIR 濾波器
  • 針對單取樣率非對稱/對稱 FIR，提供早期串流支援

• DDS/混頻器
  • 2021.2 提供新程式庫單元

Vitis Security 程式庫

• 推出 KECCAK-256（雜湊函數）和 CRC32C（檢查總和函數）

Vitis 公用程式庫

• 新增兩個資料移動器實作，供硬體問題除錯使用。
  • LoadDdrToStreamWithCounter：透過 AXI 串流，將資料從 PL 的 DDR 載入至 AI 引擎，並記錄發送至 AI 引擎的資料數量。
  • StoreStreamToMasterWithCounter：透過 AXI 串流接收來自 AI 引擎的資料，並儲存到 PL 的 DDR，同時記錄發送至 DDR 的資料數量。

賽靈思執行階段程式庫 (XRT)： 

• XRT API
  • XRT 原生 API 支援使用者透過 xrt::ip 管理內核控制機制
• XRT 公用程式
  • xbutil 和 xbmgmt 現在轉為預設工具
    • 若要使用舊版公用程式，請使用 xbutil --legacy 或 xbmgmt --legacy，並搭配舊版子指令
  • 新公用程式 xball
    • 將 xbutil 或 xbmgmt 指令，套用到安裝後的資料中心卡之全部或篩選出來的一部分。查看 xball --help 以取得詳細資料
  • 新指令 xbutil configure
    • 可啟用、停用或配置 PCIe 主機記憶體和 PCIe 對等功能。如需詳細資料，請參閱 XRT 說明文件
  • 現在，所有 XRT 公用程式全面支援跳過互動式確認步驟的 --force 選項
• 分析
  • 啟用分析選項時，會產生分析摘要報告。
  • 所有適用的摘要表和指引，都是根據 xrt.ini 檔案啟用的分析選項所產生
  • 全新資料傳輸摘要表，可在將監測器新增至設計中的記憶體資源時，彙整記憶體資源的相關資訊
  • 全新 AIE 分析指標集，可計算不同的 AIE 事件，包括 (1) AIE 中的浮點例外狀況、(2) 磚執行數量，以及 (3) 串流寫入與讀取數
• 嵌入式
  • 增強 zocl 記憶體管理員功能，以支援所有 sptag

Vitis XRT 提供 AI 引擎多程序支援

• 可使用 C 和 C++ API 定義存取模式，讓多個程序共同存取相同的 AI 引擎陣列和圖形。
  • ¬保護 AI 引擎陣列與圖形，避免遭到意外存取。
• 支援三種開啟 AI 引擎陣列與圖形的模式
  • 獨占模式（防止任何其他程序存取）
  • 優先模式（僅允許其他流程進行非破壞性存取）
  • 共用模式（僅限非破壞性存取）
• 需要進行多程序支援時的考量。例如：
  • 防止他人存取 AI 引擎陣列（專屬存取）
  • 數名使用者需分別控制不同圖形（支援多重應用）
  • 由一名主要使用者控制圖形，並允許其他使用者查詢執行狀態（優先與共用存取）

Vitis XRT 對於 AI 引擎的支援狀況

C 和 C++ API

• C 版本 API 
  • 適用於 AI 引擎陣列：
    • xrtAIEDeviceOpenExclusive（獨占模式）
    • xrtAIEDeviceOpen（優先模式）
    • xrtAIEDeviceOpenShared（共用模式）
  • 適用於 AI 引擎圖形：
    • xrtGraphOpenExclusive（獨占模式）
    • xrtGraphOpen（優先模式）
    • xrtGraphOpenShared（共用模式）
• C++ 版本 API 
  • xrt::aie::device 類別支援建構子中的存取模式
    • enum class access_mode : uint8_t { exclusive = 0, primary = 1, shared = 2 };
  • xrt::graph 類別支援建構子中的存取模式
    • enum class access_mode : uint8_t { exclusive = 0, primary = 1, shared = 2, none = 3 };

• 欲取得 Alveo 加速卡最新的 Vitis 目標平台，請參閱加速器卡的「開始使用」一節。
• 下載 Vitis 並參閱「Alveo 套件」區塊

AI 引擎 DSP 程式庫 – 新區塊

• AIE DDS
• AIE 混頻器

平行編譯

• 時間短於 2021.1 版（為供參考，以下以 200 MHz TX Chain 的數據為例）：
• 編譯和模擬時間縮短了 3 倍
• 編譯時間縮短了 7 倍
• 模擬後的空檔時間從 25 秒減少到約 0 秒

增強限制編輯器功能

• 本次 2021.2 版改善了瀏覽介面

改良「轉變為固定大小」區塊

改良「轉變為可變大小」區塊

增強功能共同模擬功能

• 匯出 Matlab 資料，以作為 AI 引擎輸入內容 – xmcVitisWrite
• 匯入 AI 引擎資料至 Matlab – xmcVitisRead
• 匯入 AI 引擎資料至 Matlab - xmcVitisRead

其他

• 匯入沒有輸入的 AI 引擎或 HLS 內核區塊（來源區塊）
• 支援新資料類型
  • 支援用 Simulink 原生 int64 和 uint64 開發 AI 引擎，以取代 AMD 資料類型 x_sfix64 和 x_ufix64。
  • 新增 accfloat 和 caccfloat 作為 AI 引擎開發的資料類型
• 支援 Ubuntu 20.04
• 支援 MATALB 20a、20b、21a（不支援 MATLAB 21b）
• 新增範例
  • 具備 64 內核的雙串流 SSR 濾波器範例
  • 擬反矩陣(64x32) – commslib 範例。
• 使用 xmcLibraryPath 指令指定自訂 DSPLib 位置。
• 還有更多功能增強和錯誤修復

附註：Vitis 加速程式庫現提供單獨下載。可從 GitHub 下載，亦可直接在 Vitis IDE 內取得。

• 穩定的原生 XRT API，供使用者以 C++ API 處理 AIE 圖形控制與執行、軟體模擬和支援追蹤。
• XRT 提供新的輔助 API，協助使用者從 OpenCL API 移轉至 XRT 原生 API，位置為 $XILINX_XRT/include/CL/cl2xrt.hpp。
• 全新 XRT API xrt::device.get_info() 可擷取器件屬性
• 新一代 xbutil、xbmgmt 公用程式獲得顯著改善，現在改為預設。
• xbutil 可報告電源狀態
• xbmgmt 可支援執行期間的 clk 頻率調節，以及設定使用者的功率上限，以利保護板卡與伺服器。
• sysfs、xbmgmt 和 xbutil 可報告 Alveo 加速卡的 MAC 位址
• 重構 xocl 中的 KDS 排程器後，同時在多個器件上執行多個運算單元時，數百個程序所達到的輸送量獲得了顯著提升。若仍使用舊款殼層，或許會發現輸送量有微幅減少幾個百分比。請參閱 AR 以取得合適解決方案。
• 透過 debugfs /sys/kernel/debug/xclmgmt/ 和 /sys/kernel/debug/xocl/，支援 XRT 驅動程式除錯追蹤

請在以下網址取得適合 Alveo 加速器卡的最新 Vitis 目標平台：www.xilinx.com/alveo。請針對您想要部署應用程式的加速器卡，參閱其開始使用節。

請參閱 UG1120 - Alveo 資料中心加速器卡平台使用者指南，以瞭解詳細資料，並於新版釋出時隨即掌握最新 Vitis 目標平台的相關資訊。

全新平台 

• Alveo U200 Gen3x16 XDMA 1RP
  • 名稱：xilinx_u200_gen3x16_xdma_1_202110_1
  • 特點：從橋、P2P、GT 內核、DDR 自行更新
• Alveo U50 Gen3x16 noDMA 1RP 
  • 名稱：xilinx_u50_gen3x16_nodma_1_202110_1
  • 特點：從橋、P2P、GT 內核、時脈調節

Vitis 嵌入式平台

• VCK190 基礎平台支援 DDR 和 LPDDR 上的 ECC，限制更簡潔。
• MPSoC 基礎平台的 CMA 大小增加至 1536M。所有 Vitis-AI 模型都可使用此 CMA 大小執行。
• 簡化嵌入式平台建立流程：裝置樹生成器可自動產生 ZOCL 節點；XSCT 可產生 BIF 檔案。減少基礎平台來源檔案。

• 功能完備的限制編輯器，讓使用者能在 Vitis 模型編輯器中針對 AI 引擎內核指定任何限制。產生的 ADF 圖將包含這些限制。 
• 在程式庫瀏覽器新增 AI 引擎 FFT 和 IFFT 區塊。 
• 使用者現在可以在程式庫瀏覽器，存取各種不同版本的 AI 引擎 FIR 區塊。 
• 支援透過使用輸入連接埠，為 FIR 濾波器指定濾波器係數。 
• 新增兩個公用程式區塊「RTP 來源」和「轉變為可變大小」。
• 增強 AIE 內核匯入區塊，現在支援匯入範本化 AI 引擎函數。 
• 支援在中控台區塊指定 AI 引擎設計所用的 AMD 平台。
• 使用者可透過中控台區塊，在執行 AIE 模擬後，隨時重啟 Vitis Analyzer。 
• 使用者現在可使用 Simulink Data Inspector，繪製週期近似輸出結果，並檢視每個輸出的估計輸送量。 
• 增強僅使用圖形標頭檔，將圖形以區塊之形式匯入的可用性。 
• 重新設計進度條，現在備有「取消」按鈕
• 提高當 MATLAB 工作目錄不同於模型目錄時，匯入 AI 引擎內核或模擬設計的可用性。 
• 新增 TX Chain 200MHz 範例。 
• 新增二維 FFT 範例，展示 HLS、HDL 和 AI 引擎區塊的設計。 

HDL

• SSR FIR（改善超過 10 倍）和 SSR FFT 模擬速度提升。
• 提升 RAM 和 FIFO 等記憶體區塊的模擬速度
• 更新 Questa Simulator 的黑箱匯入流程，以支援 VHDL 2008

綜述

• Vitis 模型編輯器現已含括 AMD System Generator for DSP 的功能。  曾使用 AMD System Generator for DSP 的使用者，可採用 Vitis 模型編輯器繼續進行開發。
• 支援 MATLAB R2020a、R2020b 和 R2021a