Novidade na Plataforma de software AMD Vitis™

Funções de biblioteca de DSP aprimoradas para AIE (disponível no Versal AI Core, Versal Série Premium)

• Funções de filtro FIR TDM (Time Division Multiplexed) com desempenho aprimorado
• Versões de maior desempenho de
• GEMV (Vetor geral da matriz)​
• GEMM (Multiplicação geral da matriz)​
• 2D IFFT — particionado em AIE + PL para desempenho elevado

Novas funções da biblioteca de DSP para AIE-ML (disponível no Versal AI Edge)

• Funções de filtro FIR TDM (Time Division Multiplexed) com desempenho aprimorado
• Suporte para FFTs Radix-3/Radix-5
• GEMV (Vetor geral da matriz)
• GEMM (Multiplicação geral da matriz) 

• Estimativa de latência e produtividade com o Vitis Analyzer
• Marcação de quais PLIOs estão indisponíveis usando o Vitis Analyzer

• Atualizações da biblioteca de DSP do mecanismo de IA
  • AIE (Disponível no Versal AI Core, Versal Série Premium)
    • FFT radix misto
    • Aprimoramentos do desempenho de FFT Stockham​
    • FIR TDM​
  • AIE-ML (Disponível no Versal Série AI Edge)​
    • FIR TDM​
    • DDS (Síntese digital direta — usada para geração de formas de onda)​
    • Mixer (usado para mudança de frequência)​
  • AIE-MLv2 (Disponível no Versal Série AI Edge de 2ª geração)
    • FIR​
    • DFT​
    • DDS​
    • Mixer
• Tipos de dados adicionais para o Compositor de modelos do Vitis
  • Suporte para cbfloat16​
  • Suporte adicional ao tipo de dados para sinais em cascata
    • int8/uint8​
    • int16/uint16/cint16​
    • int32/uint32/cint32​
    • float/cfloat​
• Exporte projetos de kernel de AIE/HLS do Compositor de modelos do Vitis para o Vitis como um VSS (Subsistema Vitis)
• Depurar kernels de AIE/HLS incorporados no Vitis Model Composer usando o Vitis Debugger
• Atualizações dos conjuntos de blocos de HDL no Vitis Model Composer
  • Porta dupla simples de RAM
    • Novo bloco​
    • Exemplos​
  • DDS Compiler​
    • Suporte de ponto de flutuação nativo adicionado
    • Exemplos​
  • FFT​
    • Suporte nativo a ponto de flutuação com SSR=2, 4 adicionado
    • Mapeia para a primitiva DSPFP32 no Versal
• Outros aprimoramentos no Compositor de modelos do Vitis
  • Tempo de resposta aprimorado para geração de código
  • A simulação é executada apenas uma vez para qualquer projeto​
  • Salve as configurações do bloco do Hub como um arquivo JSON (útil para prototipagem rápida ou processamento em lote)​
  • Suporte adicionado para MATLAB R2024a​
  • Suporte adicionado para Red Hat Enterprise Linux (RHEL) 8.10, 9.4
• Verificações de regras de projeto (DRCs) para substituir considerações de projeto

Funções avançadas da Biblioteca de DSP para AMD Versal Série AI Core

• Funções de filtro FIR TDM (Time Division Multiplexed) para SSR > 1
• FFT com fator twiddle de 32 bits
• FFTs radix misto 3 e radix misto 5
• Matriz de produto de Kronecker
• Solver QRD baseado em uso doméstico para estabilidade melhorada
• DFT para SSR > 1​​

Novas funções da biblioteca de DSP para AMD Versal Série AI Edge com AIE-ML

• Vetor geral da matriz (GEMV) com suporte para SSR ​
• Multiplicação geral da matriz (GEMM) com suporte para SSR ​

Aprimoramentos de API AIE

• Compatível com FFTs Radix-3/Radix-5 

Aprimoramentos do simulador do mecanismo de IA

• Capacidades de simulação aproximada de ciclo para projetos de mecanismo de IA com PL, sem a necessidade de CIPS (núcleo de IP de sistema de controle, interfaces e processamento).
• Suporte ao analisador do Vitis para emulação de hardware com simuladores de terceiros, como VCS, Questa, Xcelium e Riviera

• Exporte tabelas do analisador do Vitis para o formato CSV

• Novas funções de DSP compatíveis com AIE e AIE-ML no Compositor de modelos do AMD Vitis
  • Funções de filtro FIR TDM (Time Division Multiplexed)
  • Para criação de canalizadores polifásicos a 1 GSPS e maior produtividade
  • DFT/IDFT — com suporte para SSR
  • Transformações otimizadas para produtividade/latência em tamanhos pequenos
  • FFT/IFFT — com suporte estendido para fator twiddle CINT32 bits
  • FFT/IFFT radix misto — com suporte para AIE-ML
• Aprimoramentos fáceis de usar no bloco do Hub do Compositor de modelos
• Aprimoramentos no fluxo de validação de hardware
  
• Suporte para versão do sistema operacional e MATLAB® adicionado à versão 2024.1:​
  • RHEL 9
  • MATLAB R2023a e R2023b

Novos exemplos de projetos disponíveis no Github.

• Um novo pragma de estêncil simplifica o código HLS em C++ para imagens e vídeos

• Novos assistentes de função de biblioteca aproveitam o repositório GitHub das bibliotecas do AMD Vitis

  • Crie IPs "Solver" e "Vision" (compatível com OpenCV) para a ferramenta de projetos do AMD Vivado
  • Execute os exemplos de biblioteca disponíveis

• Agora, o pragma para interface de memória (ap_memory) pode agrupar portas para o AMD Vivado IP Integrator​

• A nova comparação de componentes HLS exibe métricas lado a lado para 2 ou mais componentes

• Suporte para código RTL do provedor de usuário para substituir uma função do C++ (fluxo de black-box)

• Agora, o Analisador de código pode desagregar membros de C analysis struct para ajustar o desempenho

• Novo controle de usuário para codificação de FSM global de HLS e seleção de estado seguro

• Acesso a limpadores de clang durante a C-Simulation para realizar verificações de endereço e de inicialização 

Novas funções de biblioteca de DSP para mecanismos de IA

• FFT radix misto
• Discrete Fourier Transform (DFT)
• Multiplicador de matriz-vetor geral (GEMV)

Novo suporte de API para funções de DSP

• FFT IP com tipos de dados de fator twiddle cint32 
• Suporte para cint16 para APIs FFT Radix-4 
• "fix2flt" e "flt2fix" vetorizados e implementados na API

Novo suporte de API para funções de AIE

• Agora, as APIs suportam tipos de dados int32/cint32 na função sliding_mul()
• Agora, as APIs suportam tipos de dados <float> na função sliding_mul()
• Todas as rotinas de API AIE necessárias para suportar a multiplicação de matriz esparsa são fornecidas

• Agora, o compilador AIE pode suportar matrizes 2D e 3D como entradas ou saídas
• O Vitis Analyzer agora gera um relatório de orientação para ajustar o tamanho de FIFO
• Nova compatibilidade para aceleração do analisador de kernel do simulador com vários threads e de despejo de alteração de valor (VCD)
• Interface externa com o ambiente MATLAB® e geradores de tráfego Python
• Modelo de fluxo AXI aprimorado com suporte para ciclos de espera/vazio no alinhamento do PLIO
• Verificação avançada de regras de projeto 

• Descarregamento do rastreamento do mecanismo de IA via depuração de alta velocidade
• Suporte a perfil NOC e DDRMC rígido no ambiente do Vitis
• A ferramenta Vitis agora suporta o rastreamento AIE-ML para a placa aceleradora AI Inference VEK280 e Alveo™ V70

• Atualizações do bloco de mecanismo de IA
• Suporte para importação de grafos AIE-ML como blocos para o Compositor de modelos do Vitis Model Composer
• Novas funções de DSPlib para implementação de AIE e AIE-ML no Compositor de modelos do Vitis
• Plotagem da saída do simulador AIE para sinais internos na ferramenta Simulink®
• Atualizações do bloco do kernel HLS
• Geração automática de testbench
• Suporte expandido ao tipo de dados para blocos de kernel de HLS
• Integração do Compositor de modelos do Vitis e da ferramenta Vitis
• Geração de arquivos .xo and libadf.a diretamente do compositor de modelos do Vitis
  
• Outros aprimoramentos
• Suporte para versão da ferramenta MATLAB®: R2021a, R2021b Atualização 6, R2022a Atualização 6, R2022b
• Topologias adicionais suportadas para o fluxo de validação de hardware
• Novos exemplos de materiais de apoio disponíveis no GitHub

•  Novo IDE unificado do Vitis para componentes HLS
• Novos requisitos de licença do Vitis HLS
• Novo recurso do analisador de código para obter estimativas de desempenho antes de executar a síntese em C
• Aprimoramentos na interface AXI:
  • Suporte para canais laterais de transmissão AXI de HLS
  • Suporte para cache principal AXI configurável pelo usuário
• Outros aprimoramentos:
  • Novo relatório de complexidade de código para possibilitar a identificação de problemas de tamanho de projeto durante a síntese em C
• Aprimoramentos no tempo de compilação: Aprimoramento médio no tempo de compilação de 20% na versão 2023.2 em comparação com a versão 2023.1¹

Biblioteca de DSP — Filtros FIR

• FIR do reamostrador fracionário aprimorado, FIR de taxa única, FIR de meia banda e FIR de alteração de taxa para suportar larguras de bits de coeficiente maiores que a as larguras de bits de dados
• O FIR do reamostrador fracionário também suporta a operação SSR usando vários blocos AIE e incorpora um recurso de recarga de coeficiente

Biblioteca Solver

• Desempenho de API aprimorado com projetos de streaming de alto desempenho (aproximadamente 300 blocos)
• Suporte de decomposição QR e Cholesky para funções de movimentador de dados 4D para ajudar a ler ou gravar dados de matrizes de AIE

• Agora, o compilador AIE pode suportar matrizes 2D e 3D como entradas ou saídas, além de 1D.
• O compilador AIE suporta construções de grafo dentro de grafo (subgrafos) e construções de porta condicional.
• APIs de conversão de dados do novo AIE CINT para CFLOAT.

• Aprimoramento do relatório de status de AIE para gerar um arquivo que inclui informações sobre blocos, eventos e registros adicionais nos blocos AIE-ML e AIE no projeto.
• Descarregamento do rastreamento de eventos AIE em pares diferenciais de alta velocidade (HSDPs) em vez de armazená-lo na memória em dispositivos Versal.
• Suporte a perfil NOC e DDR MC rígido no ambiente do Vitis.
• Rastreamento de evento com janela de AIE para inspecionar uma parte específica de um aplicativo.

• Orientação com dimensionamento FIFO para evitar deadlocks.
• Capacidade de selecionar nós que são relatados pelo simulador AIE para reduzir o tamanho do arquivo VCD do simulador e acelerar a simulação.
• O simulador AIE agora gera um relatório (que pode ser visualizado no Vitis Analyzer) que mostra qual AIE tem violações de acesso à memória e como elas correspondem às linhas no grafo em código C.
• A visualização de dados da visualização de rastreamento agora também é compatível com a matriz de AIE-ML.

• Suporte a um novo tipo de dados para configurações de filtro FIR que visam mecanismos do Versal AI Engine
• Duas novas funções de ponto de flutuação otimizadas para DSP58s nos SoCs adaptativos Versal
• Tempo de resposta mais rápido para todas as funções da biblioteca do Vitis Model Composer direcionadas aos mecanismos de IA do Versal
• Outros aprimoramentos:
  • Aprimoramentos nos blocos do kernel de HLS
  • Aprimoramentos no Hub do Vitis Model Composer
  • Suporte para a ferramenta MATLAB versões R2021a, R2021b, R2022a

•  Aprimoramentos de desempenho²: Aprimoramentos médios de latência de 5,2% na versão 2023.1 em comparação com a versão 2022.2
• Maneira fácil de baixar, visualizar e instanciar funções de bibliotecas de L1 na ferramenta Vitis HLS
• Suporte avançado para transações de AXI e relatórios de bursts na ferramenta Vitis HLS

Funções da biblioteca de DSP

• A implementação do filtro FIR de taxa de superamostra (SSR) no mecanismo de IA agora suporta o recurso de recarga de coeficiente e o tamanho de ponto dinâmico 
• Adicionado o elemento de janela de FFT à função FFT que visa a matriz do mecanismo de IA

Funções da biblioteca do Solver 

• Decomposição da rotação de quadratura (QR)
• Decomposição de Cholesky

Funções da biblioteca Vision

• Quatro novas funções de vídeo direcionadas à matriz do mecanismo de IA

Funções da biblioteca Ultrasound

• Várias funções para ajudar a criar projetos de ultrassom médico

• Capacidade de adicionar restrições para controlar a colocação relativa de kernels na matriz do mecanismo de IA, isso permite que os usuários obtenham desempenho mais elevado e melhor utilização
• Modelagem aprimorada das condições de deadlock de AIE no simulador de x86
• Nova API de AIE adicionada — APIs de vetor Radix 3/5 FFT e Matrix "x" adicionadas

• Geração de relatórios de criação de perfis do mecanismo de IA em emulação de HW
• Detecção de deadlock usando o XSDB (AMD System Debugger) para projetos baseados em PL e mecanismo de IA
• Descarregamento contínuo controlado por Xilinx Runtime (XRT) do rastreamento de evento do mecanismo AI pelo PLIO

• Suporta o aplicativo PS na máquina host x86 para emulação de SW
• Permite modelos funcionais SystemC para emulação de HW em vez de RTL
• Permite que os usuários simulem o kernel do mecanismo de IA com um simples testbench RTL ou um gerador de tráfego baseado em script Python
• O status do mecanismo de IA pode ser analisado durante a emulação de HW com o analisador do Vitis™

Novas opções de simulação do ambiente do Vitis 2022.2: Simulação do sistema de processador x86 e simulação do mecanismo de IA x86: A simulação lógica programável pode ser realizada usando o simulador x86.

• Recursos para o projeto Versal AI Engine
• A capacidade de adicionar restrições de grafos à biblioteca de DSP do mecanismo de IA bloqueia projetos — melhor utilização e desempenho
• Nova capacidade para simulação de ciclo aproximado para projetos de mecanismo de IA
• O bloco de importação de grafo do mecanismo de IA detecta automaticamente as portas do parâmetro de tempo de execução (RTP)
• Aprimoramentos e adições aos blocos da biblioteca de DSP
• Recursos gerais
• Fluxo de validação de hardware compatível com projetos de sistema heterogêneos que usam matriz PL e AIE
• Bloco de Hub do Vitis Model Composer atualizado para dar suporte ao projeto heterogêneo
  • Detecção automática de subsistemas de mecanismo de IA, HDL e HLS válidos
• Fluxo de validação de hardware avançado para projetos somente HDL e HDL → AI Engine → projetos HDL para plataformas Versal

• Suporte aprimorado ao estilo de codificação do "paralelismo no nível da tarefa"
  • Possibilita uma simulação C mais rápida e uma melhor qualidade dos resultados
• Aprimoramentos de desempenho e tempo adicionais
  • Inferência de burst aprimorado
  • Inferência automática de Unroll, Pipeline, Array_Partition e pragmas em linha para um melhor desempenho
  • Maior precisão de tempo, resultando em melhor fechamento de tempo e em frequências mais altas
• Outros recursos
  • Análise e depuração: printf inserido no código C agora é suportado mesmo após a síntese de RTL
  • Facilidade de uso: novo pragma de desempenho para atingir automaticamente um determinado intervalo de transação
  • As interfaces HLS::stream agora são compatíveis para IPs FFT e FIR

• Nova biblioteca de aceleradores genômicos adicionada (L1 e L2 e L3)
• Biblioteca de grafos, aprimoramentos de L3 para desempenho
• Biblioteca de banco de dados do Vitis, kernel multifuncional GQE
• Novas funções adicionadas à biblioteca Vision
• Novas funções nas adições/melhorias da biblioteca AIE Vitis Vision
• Biblioteca de DSP do AIE do Vitis, o reamostrador FIR substitui o interpolador fracional FIR
• Novas APIs, API jxlEnc, API "leptonEnc", API "resize" e API "WebpEnc" da biblioteca de codecs do Vitis

Biblioteca de compactação de dados do Vitis

• Melhora da compressão de ZLIB, compressão Octa-Core personalizada para solução 8KB
• Aprimoramento na descompactação do ZLIB, IP personalizado para tamanho de arquivo 8KB

• Aprimoramento da consulta de capacidade da plataforma
• Aprimoramento na HBM fácil de usar, capacidade de escolher um ponto de entrada específico S_AXI para o HMSS para um kernel M_AXI, inserção RAMA suportada a partir dos arquivos de configuração

Compilador de mecanismo de IA do Vitis

• Detecção e análise automatizada em hardware de paralisação/deadlock por mecanismo de IA
• Analisando a saída de status automatizada
• Analisando a saída de status automatizada — buffers
• Analisando a saída de status manual em hardware
• Analisando a saída de status manual
• Melhorias no rastreamento de eventos do mecanismo de IA
• Geradores de tráfego externo AIEsim
• Aprimoramentos no HW com perfil do mecanismo de IA
• Suporte ao mecanismo de IA para janelas de transmissão
• Modelo de programação avançada de grafos do compilador do mecanismo de IA do Vitis
• Compilador do mecanismo de IA do Vitis — PLIO/GMIO em grafos ADF

Vitis HLS

• Aprimoramentos de análise e novo visualizador de rastreamento de linha de tempo
• Aprimoramentos de estilo de codificação e suporte à partição de matriz para o tipo fluxo de blocos
• Abstração de pragma e novo pragma de desempenho (e diretiva)
• Vitis Core "one liner", Vitis HLS — Novo visualizador de rastreamento de linha de tempo, novo pragma de desempenho, janelas de suporte de fluxo de blocos
• Novo visualizador introduzido
  • Mostra o perfil de tempo de execução de todas as funções sobreviventes em seu projeto, ou seja, aquelas que são convertidas em módulos
  • Especialmente útil para ver o comportamento das regiões de fluxo de dados após a cossimulação
  • Nativo para Vitis HLS — não é mais necessário iniciar o visualizador de forma de onda xsim (ferramenta externa)

Vitis Analyzer

• Aprimoramento do Vitis Analyzer e salvar/restaurar a personalização da linha do tempo
• Aprimoramento de relatórios, report_qor_assessment, informação de clocking xclbin, resumo de automação do Vivado
• Aprimoramento de perfil, nova infraestrutura de criação de perfil PL habilitada, várias opções de trace_memory podem ser adicionadas para inserir vários monitores de memória (somente HW), arquivo de configuração de amostra para mais de um linker para descarregar dados de rastreamento de todos os CUS em SLR0 a DDR0 e o mesmo para todos os CUS em SLR1 a DDR1 

Vitis IDE

• GUI Bootgen atualizada para Versal
• Atualização da cadeia de ferramentas
• XSCT, suporte a STAPL e adição de comando de geração de script Linker
• Fluxo de compilação do sistema, consulte o documento de compilação do sistema

Vitis Emulation

• Adição de suporte de emulação de software para reinicialização automática e suporte de caixa de correio para kernels sempre em execução
• O kernel de execução livre não precisa de while(1) para sw-emu
• Adição de suporte de emulação de software para gerador de tráfego externo
• A emulação de hardware pode usar o modelo de função de código-fonte C HLS para Streaming IP.

• Adicione a API xrt::system para sondar o número de dispositivos
• Adicione a API xrt::message para mensagens de registro
• O código de host da API nativa do XRT agora requer
  -std=c++17 ou superior
• Adicione APIs experimentais xrt::queue para execução assíncrona de operações síncronas
• O xbutil pode mostrar contadores AIE FIFO que ajudam a depurar cenários de deadlock do AIE
• A opção xbutil --legacy foi removida.           
• A opção xclbinutil --info fornece informações de clock para plataformas incorporadas
• O xbutil em ARM pode carregar imagens de SOM
• O utilitário autônomo xbtop mostra a saída semelhante ao Linux top (substituindo o legado xbutil -top)
• O XRT Utilities suporta preenchimento automático em Bash com a tecla tab.

• Atualizações da plataforma Alveo, atualizações da plataforma para estabilidade aprimorada, atualizações do gerenciamento de placa, ferramenta de atualização de firmware SC
• Plataforma incorporada, nova plataforma DFX VCK190: xilinx_vck190_base_dfx_202210_1, plataformas incorporadas agora são instaladas com o Vitis, o Vivado adiciona um novo exemplo de projeto personalizável: Plataforma Vitis para MPSoC

• Revisão geral do bloco de hub do Vitis Model Composer para escalabilidade e facilidade de uso
• O fluxo de validação de hardware agora oferece suporte ao Linux, além do bare metal
• Os blocos "AIE to HDL" e "HDL to AIE" não incluem mais os blocos de gateway HDL
• A versão 2022.1 agora é enviada com um snapshot dos exemplos para clientes que não têm acesso à internet. A ferramenta solicitará que o usuário faça download de uma nova revisão dos exemplos do GitHub, se disponível
• Para facilitar o uso, os blocos de utilitários que não fazem parte da geração de código agora são apresentados com uma cor de fundo branca
• Navegador de biblioteca aprimorado e reorganizado para facilitar o uso
• Suporte a RHEL 8.x
• Suporte para MATLAB — R2021a e R2021b

Nota: As bibliotecas aceleradas do Vitis estão disponíveis como download separado. Elas podem ser baixadas do GitHub ou diretamente do Vitis IDE.

Nota: Para visão, basta contar o número de subpastas em L*/tests, porque cada API tem vários testes para diferentes tipos

Biblioteca Vitis Vision

• Lógica programável (PL)
  
  • Processamento de imagens monocromáticas de ponta a ponta (ISP) com CLAHE TMO
  • RGB-IR juntamente com o pipeline de processamento de imagem (ISP) RGB-IR
  • Mapeamento global de tons (GTM) juntamente com um canal ISP usando GTM

Biblioteca de análise de dados do Vitis

• Solução de blockchain do Vitis baseada em bibliotecas do Vitis
  • Soluções de mineração prontas para uso para Ethereum
  • Código-fonte aberto e fácil de usar e implantar com as bibliotecas do Vitis usando C++
  • Flexível e dimensionável com as bibliotecas do Vitis
  • Seja flexível para minerar várias moedas
  • Personalize e compile em hardware
  • Projeto altamente otimizado
• Adicionando a API do analisador CSV à biblioteca
  • O analisador CSV pode analisar arquivos de valor separados por vírgula e gerar fluxo de objetos que pode ser facilmente conectado com as APIs do DataFrame

Biblioteca de grafos do Vitis

• Novas bibliotecas L2 adicionadas
• Louvain com renumeração
• Renumeração
• O recurso "peso" é compatível com Cosine Similarity

Biblioteca de banco de dados do Vitis

• O GQE começa a suportar o recurso de entrada/saída assíncrona, juntamente com o suporte a várias placas.
  • O suporte assíncrono permitirá que a FPGA comece a processar assim que parte dos dados de entrada estiver pronta. 
  • O suporte para várias placas permite identificar várias placas Alveo adequadas para o trabalho.

Biblioteca de compactação de dados do Vitis

• Compactação ZSTD multinúcleo
  • Foi criada uma nova arquitetura ZSTD multinúcleo e foi fornecido uma produtividade >1 GB/s usando quad-core.
• Otimização da descompactação ZSTD
  • Descompactação ZSTD otimizada para desempenho (aumentada em 20%) e recursos (reduzida < 30%)
• Aprimoramento do núcleo de fluxo do GZIP/ZLIB para IBM
  • IP de transmissão de compactação estática e dinâmica personalizada (4 KB e 8 KB)
  • Funcionalidade adicionada para fornecer tamanho compactado na porta TUSER
• Aprimoramento na descompactação do GZIP/ZLIB para IBM
  • Decodificador huffman otimizado para reduzir a latência para < 1,5K ciclos
  • Redução significativa dos recursos para 6,9K (antigo > 9K)
  • Adicionada a funcionalidade Checksum ADLR32
• Compilador de sistema GZIP PoC
  • Foi criado um PoC de compilador de sistema para solução GZIP Compress e comparado com o host OpenCL.

Biblioteca de DSP do Vitis

• DSPLib no GitHub desde 2021
• Fast Fourier Transform (FFT/iFFT)
  • O tamanho do ponto aumenta para 32k (dependendo do tipo dos dados)
  • Suporte para API de fluxo, bem como API de janela.
  • Alimentação paralela (0-4)
    • Permite uma maior produtividade e estende a faixa de tamanhos de pontos suportados

• Filtros FIR
  • Suporte a fluxo inicial para FIR assimétrico/simétrico de taxa única

• DDS/Mixer
  • Nova unidade de biblioteca em 2021.2

Biblioteca de segurança do Vitis

• KECCAK-256 (função hash) e CRC32C (função de soma de verificação) são lançados

Biblioteca de utilitários do Vitis

• Implementação de dois movimentadores de dados adicionada para depurar problemas de hardware.
  • LoadDdrToStreamWithCounter: Para carregar dados DDR da PL para o mecanismo de IA por meio de AXI-stream e registrar o envio de contagem de dados para o mecanismo de IA.
  • StoreStreamToMasterWithCounter: Para receber dados do mecanismo de IA por meio de AXI-stream e salvá-los na DDR da PL, bem como gravar o envio de contagem de dados para DDR.

Biblioteca de tempo de execução Xilinx (XRT): 

• API XRT
  • A API nativa do XRT oferece suporte ao controle do kernel gerenciado pelo usuário com xrt::ip
• Utilitários do XRT
  • As ferramentas xbutil e xbmgmt agora se tornam padrão
    • Para usar os utilitários legados, use xbutil --legacy ou xbmgmt --legacy com subcomandos legados
  • Novo utilitário, xball
    • Aplique os comandos xbutil ou xbmgmt a todas ou a uma parte filtrada das placas de data center instaladas. Consulte xball --help para obter detalhes
  • Um novo comando, xbutil configure
    • Permite habilitar, desabilitar ou configurar os recursos PCIe Host Memory e PCIe Peer to Peer. Ver a documentação do XRT para obter mais detalhes
  • Todos os utilitários do XRT agora oferecem suporte global à opção --force para pular a confirmação interativa do usuário
• Criação de perfis
  • Um relatório de resumo do perfil é gerado quando qualquer opção de criação de perfil é ativada.
  • Todas as tabelas de resumo e orientações aplicáveis são geradas com base nas opções de criação de perfil ativadas no arquivo xrt.ini
  • Nova tabela de resumo de transferência de dados para informações agregadas em um recurso de memória quando monitores são adicionados a recursos de memória no projeto
  • Novos conjuntos de métricas de criação de perfil AIE para contar diferentes eventos do AIE, incluindo (1) exceções de ponto de flutuação no AIE, (2) contagens de execução de blocos e (3) puts e gets de fluxo
• Incorporado
  • aprimoramentos no gerenciador de memória zocl para oferecer suporte a qualquer sptag

Suporte Vitis XRT para mecanismo de IA de vários processos

• APIs C e C++ para definir modos de acesso para vários processos para compartilhar o acesso à mesma matriz e grafos do mecanismo de IA.
  • ¬Proteja os grafos e matriz do mecanismo de IA contra acesso indesejado.
• Três modos são compatíveis para abrir grafos e matriz do mecanismo de IA
  • Modo exclusivo (impede que outros processos acessem)
  • Modo primário (permite que apenas outros processos façam acesso não destrutivo)
  • Modo compartilhado (faz apenas acesso não destrutivo)
• Leve em consideração quando é necessário suporte a vários processos. Por exemplo:
  • Impedir que outros acessem a matriz do mecanismo de IA (acesso exclusivo)
  • Vários usuários para controlar diferentes grafos separadamente (suporte a vários aplicativos)
  • Um usuário principal para controlar o grafo e permitir que outros investiguem o status de execução (acesso primário e compartilhado)

Status do suporte do Vitis XRT para mecanismo de IA

APIs C e C++

• API da versão C 
  • Para matriz do mecanismo de IA:
    • xrtAIEDeviceOpenExclusive (Modo exclusivo)
    • xrtAIEDeviceOpen (Modo primário)
    • xrtAIEDeviceOpenShared (Modo compartilhado)
  • Para grafo do mecanismo de IA:
    • xrtGraphOpenExclusive (Modo exclusivo)
    • xrtGraphOpen (Modo primário)
    • xrtGraphOpenShared (Modo compartilhado)
• API da versão C++ 
  • Modo de acesso ao suporte de classe xrt::aie::device no construtor
    • enum class access_mode : uint8_t { exclusive = 0, primary = 1, shared = 2 };
  • Modo de acesso ao suporte de classe xrt::graph no construtor
    • enum class access_mode : uint8_t { exclusive = 0, primary = 1, shared = 2, none = 3 };

• Acesse as Plataformas de destino mais recentes do Vitis para Placas Alveo e consulte a seção Introdução da placa aceleradora.
• Baixe o Vitis e consulte a seção Pacotes Alveo

Biblioteca de DSP de AI Engine — Novo blocos

• DDS AIE
• Mixer AIE

Compilação paralela

• Tempos reduzidos em comparação com a versão 2021.1 (Por exemplo, os seguintes números são para a Cadeia TX de 200 MHz):
• Tempo para compilação e simulação reduzido pelo fator 3
• Tempos de compilação reduzidos por um fator de 7
• Tempo morto após simulação reduzido de 25 s para ~0 s

Aprimoramento do editor de restrições

• Navegação aprimorada na versão 2021.2

Para aprimoramentos de tamanho fixo

Para aprimoramentos de bloco de tamanho variável

Capacidades avançadas de co-simulação funcional

• Exportar dados do Matlab para entrada do mecanismo de IA — xmcVitisWrite
• Importar dados do mecanismo de IA para Matlab — xmcVitisRead
• Importar dados do mecanismo de IA para Matlab — xmcVitisRead

Outros

• Importar um mecanismo de IA ou bloco do kernel de HLS sem entrada (bloco de origem)
• Novo suporte para tipos de dados
  • o Simulink nativo int64 e uint64 para desenvolvimento do mecanismo de IA em vez de tipos de dados AMD, x_sfix64 e x_ufix64.
  • accfloat e caccfloat para desenvolvimento do mecanismo de IA
• Suporte para Ubuntu 20.04
• Suporte para MATALB 20a, 20b, 21a (Sem suporte para MATLAB 21b)
• Adição de novos exemplos
  • Exemplo de filtro SSR de fluxo duplo com 64 kernels
  • Pseudo-inverso(64x32) — exemplo commslib.
• Use o comando xmcLibraryPath para apontar para um local DSPLib personalizado.
• Muitos outros aprimoramentos e correções de bug

Nota: As bibliotecas aceleradas do Vitis estão disponíveis como download separado. Elas podem ser baixadas do GitHub ou diretamente do Vitis IDE.

• API nativa estável XRT, com APIs C++ para controle e execução de grafos de AIE, emulação de software e suporte a rastreamento.
• O XRT fornece novas APIs auxiliares para ajudar os usuários a mudar da API OpenCL para a API nativa XRT em $XILINX_XRT/include/CL/cl2xrt.hpp.
• Nova API XRT xrt::device.get_info() pode extrair propriedades do dispositivo
• Os utilitários xbutil e xbmgmt de última geração aprimorados agora são o padrão.
• xbutil pode relatar o status de energia
• xbmgmt pode suportar escala clk em tempo de execução e configurar o limite de energia do usuário para proteger a placa e o servidor.
• sysfs, xbmgmt e xbutil podem relatar o endereço MAC da placa Alveo
• O programador KDS em xocl foi refatorado para melhorar significativamente a produtividade em centenas de processos que exercem várias unidades de computação em vários dispositivos simultaneamente. Para shells legados, você pode notar uma pequena porcentagem de degradação da produtividade. Consulte o AR para obter a solução adequada.
• Suporte ao rastreamento de depuração do driver XRT por meio de debugfs/sys/kernel/debug/xclmgmt/ e /sys/kernel/debug/xocl/

Acesse as Plataformas de destino mais recentes do Vitis para placas aceleradoras Alveo em www.xilinx.com/alveo. Consulte a seção Introdução da placa aceleradora na qual você deseja implantar seus aplicativos.

Consulte UG1120 — Guia do usuário de plataformas da placa aceleradora de data center Alveo para obter mais detalhes e se atualizar sobre as versões mais recentes da plataforma de destino do Vitis, assim que elas estiverem disponíveis.

Novas plataformas 

• Alveo U200 Gen3x16 XDMA 1RP
  • Nome: xilinx_u200_gen3x16_xdma_1_202110_1
  • Recursos: Ponte auxiliar, P2P, Kernel GT, Atualização automática de DDR
• Alveo U50 Gen3x16 noDMA 1RP 
  • Nome: xilinx_u50_gen3x16_nodma_1_202110_1
  • Recursos: Ponte auxiliar, P2P, Kernel GT, aceleração do clock

Plataformas Vitis incorporadas

• A plataforma base VCK190 possibilita o ECC em DDR e LPDDR; as restrições se tornam concisas.
• As plataformas base do MPSoC aumentaram o tamanho do CMA para 1536M. Todos os modelos Vitis-AI podem ser executados com esse tamanho de CMA.
• O fluxo de criação de plataforma incorporada é simplificado: O Device Tree Generator pode gerar automaticamente um nó ZOCL; o XSCT pode gerar arquivos BIF. Os arquivos de origem da plataforma base são reduzidos.

• Um editor de restrição abrangente possibilita aos usuários especificar qualquer restrição para kernels do mecanismo de IA no Vitis Model Composer. O grafo ADF gerado conterá essas restrições. 
• Adição de blocos FFT e IFFT do mecanismo de IA ao navegador da biblioteca. 
• Os usuários agora têm acesso a muitas variações de blocos FIR do mecanismo de IA no navegador da biblioteca. 
• Capacidade de especificar coeficientes de filtro usando portas de entrada para filtros FIR. 
• Adição de dois novos blocos de utilitários "RTP Source" e "To Variable Size".
• O bloco de importação do kernel de AIE avançado agora também suporta a importação de funções do mecanismo de IA. 
• Capacidade de especificar plataformas AMD para projetos de mecanismo de IA no bloco do Hub.
• Através do bloco do Hub, os usuários podem reiniciar o Vitis Analyzer a qualquer momento após executar a Simulação de AIE. 
• Agora, os usuários podem traçar as saídas aproximadas do ciclo e ver a produtividade estimada para cada saída usando o Simulink Data Inspector. 
• Usabilidade avançada para importar um grafo como um bloco usando apenas o arquivo de cabeçalho do grafo. 
• Renovação da barra de progresso com o botão cancelar
• Aprimoramento na usabilidade durante a importação de um kernel do mecanismo de IA ou simulação de um projeto quando o diretório de trabalho e o diretório de modelos de MATLAB não são os mesmos. 
• Novo exemplo de cadeia TX e 200MHz. 
• Novos exemplos de FFT 2D mostrando projetos com blocos de mecanismos de IA, HLS e HDL. 

HDL

• Aprimoramento da velocidade de simulação para FIR SSR (melhoria superior a 10x) e FFT SSR.
• Aprimoramento de velocidade de simulação para blocos de memória, como RAMs e FIFOs
• Simulador Questa atualizado com VHDL 2008 no fluxo de importação de black-box

Geral

• O Vitis Model Composer agora contém a funcionalidade do AMD System Generator for DSP.  Os usuários que usam o AMD System Generator for DSP podem continuar o desenvolvimento usando o Vitis Model Composer.
• Suporte para MATLAB — R2020a, R2020b e R2021a