O que é o Compositor de modelos Vitis?

O Compositor de modelos AMD Vitis™ é uma ferramenta de simulação e projeto de alto nível que conecta o desenvolvimento de algoritmos à implementação de hardware. Ele se integra profundamente ao MATLAB® e ao Simulink® da MathWorks, permitindo que os desenvolvedores:

  • Projetem e simulem algoritmos acelerados por hardware graficamente no Simulink.
  • Realizem a exploração precoce do espaço de projeto sem precisar escrever inicialmente código HDL de baixo nível ou código em C para o mecanismo de IA.
  • Gerem IP de hardware sintetizável diretamente a partir de modelos MATLAB/Simulink destinados a SoCs adaptativos e FPGAs da AMD, incluindo os mais recentes dispositivos Versal™ com mecanismos de IA.

O Compositor de modelos Vitis está disponível como uma licença complementar que funciona juntamente com o AMD Vivado™ Design Suite (Standard ou Enterprise) e a plataforma de Software Unificada AMD Vitis™. Isso é especialmente útil para desenvolvedores de algoritmos que preferem uma abordagem de projeto baseada em modelo e desejam acelerar a transição do algoritmo para a implementação de hardware.

Principais recursos do Compositor de modelos Vitis

Use o ambiente MATLAB e Simulink para analisar e visualizar seu projeto:

  • Use blocos de mecanismo de IA, HLS e HDL otimizados diretamente do navegador da biblioteca Simulink
  • Importe mecanismos AI personalizados, código HDL e HLS como blocos
  • Execute simulações rápidas no ambiente Simulink
  • Compare os resultados com referências de ouro no ambiente MATLAB e Simulink
  • Toque em sinais intermediários para depurar e obter visibilidade do projeto

Cossimule um sistema heterogêneo:

  • Use diretamente mecanismos de IA/HLS/PL otimizados a partir do navegador de bibliotecas ou importe o código como blocos
  • Conecte perfeitamente matrizes do mecanismo de IA com blocos de kernel de HLS ou blocos HDL

Aumente a produtividade gerando código a partir de seu projeto:

  • Gere o código do grafo juntamente com as restrições
  • Gere RTL (Verilog/VHDL)
  • Gere código HLS otimizado com pragmas inseridos
  • Gere um testbench

Valide facilmente seu projeto no hardware:

  • Gere movimentadores de dados, código do sistema de processamento, arquivos de configuração
  • Gere os makefiles para criar o projeto para hardware
  • Mova o projeto para o hardware com o clique de um botão

Criação e simulação de projetos do Compositor de modelos Vitis

Obtenha uma visão geral da ferramenta Compositor de modelos do AMD Vitis™ e aprenda a criar e simular projetos de mecanismo de IA, HDL e HLS. Além disso, explicaremos como criar um projeto heterogêneo (ou seja, um projeto com mecanismo de IA e componentes lógicos programáveis).

Uso do bloco do Hub do Compositor de modelos do AMD Vitis™

Introdução ao bloco do Hub do Compositor de modelos do AMD Vitis. Você aprenderá a usar o bloco para selecionar hardware, gerar código, analisar e verificar um projeto e, por fim, validar no hardware.

Projetando com mecanismos de IA Versal no Compositor de modelos Vitis

Os mecanismos de IA da Versal são unidades de computação especializadas, otimizadas para aprendizado de máquina, DSP e tarefas de processamento de sinal em SoCs adaptativos da AMD. O Compositor de modelos Vitis permite o uso eficaz desses mecanismos de IA, fornecendo:

Blocos da biblioteca de mecanismos de IA

  • Blocos de IP do mecanismo de IA pré-construídos: Inclui DSP pronto para uso e blocos de processamento de sinal, como:
    • Filtros FIR (Finite Impulse Response, Resposta de Impulso Finito)
    • FFT (Fast Fourier Transform, Transformação Rápida de Fourier) e iFFT
    • DDS (Direct Digital Synthesis, Síntese Digital Direta)
    • Mixers

Esses blocos modelam a funcionalidade dos mecanismos de IA e permitem que os projetistas criem rapidamente protótipos e simulem algoritmos baseados em mecanismo de IA.

Importação de kernel e integração de fluxo de dados

  • Importação de kernel personalizado: Os usuários podem importar kernels personalizados do mecanismo de AI (gravados em C++ ou HLS) como blocos no Simulink. Isso possibilita combinar código personalizado do mecanismo de IA com modelos gráficos.
  • Importação de gráfico de fluxo de dados: Suporta a importação de gráficos de fluxo de dados do mecanismo de IA, permitindo que os usuários configurem e conectem visualmente pipelines de computação complexos do mecanismo de IA.

Simulação de projeto misto

  • O Compositor de modelos Vitis suporta simulação mista em que blocos de mecanismo de IA operam junto com blocos lógicos programáveis (HDL ou HLS). Isso permite que os projetistas verifiquem interações no nível do sistema, o tempo e a movimentação de dados entre recursos de computação heterogêneos.

Visualização e depuração

  • Os blocos de origem e destino do Simulink podem se conectar diretamente aos blocos do mecanismo de IA para monitorar e visualizar sinais durante a simulação.
  • O suporte à simulação de ciclo aproximado ajuda na estimativa de desempenho inicial das cargas de trabalho do mecanismo de IA.

O que há de novo

Destaques da versão 2025.2

Blocos adicionais disponíveis para mecanismo de IA e HDL

AIE, AIE-ML, AIE-ML v2 (por exemplo, Versal AI Core e série AI Edge e Versal AI Série Edge de 2ª geração)

  • Novo: Aproximação de funções
  • Novo: Correlação/Convolução
  • Novo: Soma cumulativa

Blocos de biblioteca HDL

  • Aprimorado: FFT (adicionada SSR nativa de ponto flutuante = 32, 64)
  • Aprimorado: FIR (suporta interpolação de taxa fracionária com SSR)

Outros aprimoramentos do Compositor de modelos Vitis

  • Os blocos de ponte HLS-AIE suportam a modelagem de sistemas de várias taxas, fornecem um método eficiente para modelar projetos com diferentes domínios de relógio e transferir dados com segurança sem corrupção
  • Suporte adicionado para MATLAB® R2025b​
  • Suporte adicionado para Red Hat® Enterprise Linux® (RHEL) 9.6, 10.0

Suporte para vários subsistemas de mecanismo de IA de nível superior

Blocos adicionais disponíveis para mecanismo de IA e HDL

Mecanismo de IA

  • Classificação Bitonic (Versal Série AI Core, Versal AI Série Edge, Versal AI Série Edge de 2ª geração)
  • DFT/FFT (Versal AI Série Edge de 2ª geração)
  • FIR — taxa única, meia-banda, alteração de taxa, reamostrador fracionário (Versal AI Série Edge de 2ª geração)
  • DDS/mixer (Versal AI Série Edge de 2ª geração)

Biblioteca HDL

  • FFT avançado — Modos SSR adicionais
    • SSR 8, 16, 32, 64 (ponto de flutuação nativo)
    • SSR 2, 4 (ponto fixo)
  • Complex Multiplier avançado — Menos recursos DSP58
    • Novo suporte para CFLOAT MAC
    • Flutuação em IFFT de vetor — novo bloco

Atualizações da biblioteca de DSP do Versal AI Engine para o Compositor de modelos Vitis Model Composer:

  • AIE (Disponível no Versal AI Core, Versal Série Premium) 
    • FFT radix misto 
    • Aprimoramentos do desempenho de FFT Stockham​ 
    • FIR TDM​ 
  • AIE-ML (Disponível no Versal Série AI Edge) 
    • FIR TDM​ 
    • DDS (Síntese digital direta — usada para geração de formas de onda)​ 
    • Mixer (usado para mudança de frequência)​ 
  • AIE-MLv2 (Disponível no Versal Série AI Edge de 2ª geração) 
    • FIR​ 
    • DFT​ 
    • DDS​ 
    • Mixer 

GitHub — Compositor de modelos Vitis/Xilinx em 2024.2

Novos blocos HDL no Compositor de modelos Vitis Model Composer:

  • RAM de porta dupla simples (novo bloco) 
  • Compilador de Síntese digital direta (DDS) (Adicionado suporte nativo para ponto de flutuação) 
  • FFT 
    • Adicionado suporte nativo de ponto de flutuação com SSR=2, 4 
    • Mapeia para a primitiva DSPFP32 nos dispositivos Versal 

Outros aprimoramentos

  • Use o Depurador do Vitis com kernels de AIE/HLS incorporados no Compositor de modelos Vitis 
  • Exporte o Subsistema do Vitis a partir do Compositor de modelos Vitis como um arquivo .vss 
  • Tipos de dados adicionais para o Compositor de modelos Vitis 
    • Suporte para cbfloat16 
    • Suporte para sinais em cascata: int8/uint8, int16/uint16/cint16, int32, uint32, cint32, float/cfloat 
  • Verificações de regras de projeto (DRCs) para auxiliar na detecção e indicação de problemas de projeto no início do processo de criação (por exemplo, simulação) 
  • Tempo de resposta rápido para geração de código 
    • A simulação é executada apenas uma vez para qualquer projeto​ 
  • Salve as configurações de bloco do Hub como um arquivo JSON (para processamento em lote, prototipagem rápida, etc.)​ 

Suporte para versão do sistema operacional e MATLAB adicionado à versão 2024.2

  • MATLAB R2024a 
  • Red Hat Enterprise Linux® (RHEL) 8.10, 9.4 

Novos exemplos de projetos disponíveis no GitHub

Comprar ou baixar

Clique aqui para baixar ou comprar o AMD Vivado Design Suite.

Comprar

O Compositor de modelos Vitis pode ser adquirido como uma licença complementar para Standard Edition ou Enterprise Edition do Vivado e para a plataforma de software unificada do Vitis. 

Para avaliar, gere uma licença de avaliação gratuita de 90 dias no Site de licenciamento de produtos. 

Node-Locked License
  • Número da peça:
    EF-MATSIM-ADDON-NL 
  • Preço: 
    US$ 995
Floating License
  • Número da peça: 
    EF-MATSIM-ADDON-FL 
  • Preço:
    US$ 1.995
Baixar

O Compositor de modelos Vitis pode ser selecionado adicionalmente como uma ferramenta de projeto e instalado por meio do Instalador do Vivado ou Instalador do Vitis.

Recursos

Biblioteca de mecanismos de IA

Biblioteca HLS

Estes tutoriais ajudam você a examinar a biblioteca HLS do Compositor de modelos Vitis, criar um projeto simples usando blocos de HLS e aprender sobre os tipos de dados compatíveis com o Compositor de modelos Vitis.

Biblioteca HDL

Estes tutoriais mostram como usar a biblioteca HDL do Compositor de modelos Vitis para especificar um projeto no Simulink® e sintetizar o projeto em uma FPGA. 

Notas de rodapé
  1. Com base em testes realizados em 10 de agosto de 2023, em 1.000 projetos de biblioteca de códigos do Vitis L2/L3, com o Vitis HLS versão 2023.2 em comparação com o Vitis HLS 2023.1. Configuração do sistema durante os testes: CPU Intel Xeon E5-2690 v4 a 2,6 GHz, 256 GB de RAM e RedHat Enterprise Linux 8.6. Há variação no desempenho real. Os fabricantes de sistemas podem variar as configurações, gerando resultados diferentes. -VGL-04
  2. Os testes de valor de referência foram realizados em todos os 1.208 projetos de código C da biblioteca do Vitis L1 em 12 de fevereiro de 2023. Todos os projetos foram executados usando um sistema com 2P CPUs Intel Xeon E5-2690 com CentOS Linux, SMT habilitado e Turbo Boost desabilitado. Não se espera que a configuração de hardware tenha efeito nos resultados dos testes de software. Os resultados podem variar com base nas configurações e configurações de software e firmware — VGL-03