Vitis 模型編輯器是什麼？

AMD Vitis™ 模型編輯器是一項高階設計與模擬工具，能銜接演算法開發與硬體實作。本工具與 MathWorks MATLAB® 及 Simulink® 深度整合，讓開發人員能夠：

  • 在 Simulink 中以圖形化方式設計並模擬硬體加速演算法。
  • 執行早期的設計空間探索，不需要在一開始撰寫低階 HDL 或 AI 引擎 C 程式碼。
  • 直接從針對 AMD 自適應 SoC 和 FPGA 的 MATLAB/Simulink 模型產生可合成的硬體 IP，包括具備 AI 引擎的最新 Versal™ 器件。

Vitis 模型編輯器能以附加授權形式取得，並與 AMD Vivado™ Design Suite（標準或企業版）和 AMD Vitis™ 統一軟體平台搭配使用。對於偏好模型式設計方法，並想要加速從演算法轉換至硬體實作的演算法開發人員而言，本模型編輯器特別實用。

Vitis 模型編輯器的核心功能

使用 MATLAB 和 Simulink 環境，著手分析與視覺化您的設計：

  • 直接從 Simulink 程式庫瀏覽器，使用最佳化 AI 引擎、HLS 和 HDL 區塊
  • 匯入客製 AI 引擎、HLS 和 HDL 程式碼作為區塊
  • 在 Simulink 環境中執行快速模擬
  • 將結果與 MATLAB 和 Simulink 環境提供的黃金參考值進行比較。
  • 利用中間訊號除錯並取得設計能見度

共同模擬異構系統：

  • 直接從程式庫瀏覽器使用最佳化 AI 引擎/HLS/可程式化邏輯 (PL)，或者以區塊形式匯入程式碼
  • 流暢地將 AI 引擎陣列連接 HLS 內核區塊或 HDL 區塊

從設計產生程式碼以提高生產力：

  • 產生附帶限制的圖形程式碼
  • 產生 RTL (Verilog/VHDL)
  • 在自動插入標註後產生最佳化 HLS 程式碼
  • 產生測試平台

輕鬆驗證硬體中的設計：

  • 產生資料移動器、處理系統程式碼、配置檔
  • 產生用以打造硬體設計的 Makefile
  • 只要按一下按鈕，即可將設計移入硬體

建立並模擬 Vitis 模型編輯器設計

初步掌握 AMD Vitis™ 模型編輯器工具的各項流程，並瞭解如何建立與模擬 HDL、HLS 及 AI 引擎設計。此外，我們將講解如何建立異構設計（也就是兼採 AI 引擎和可程式化邏輯元件的設計）。

使用 AMD Vitis™ 模型編輯器中控台區塊

AMD Vitis 模型編輯器中控台區塊介紹。您將學習如何使用此區塊來選取硬體、產生程式碼、分析和驗證設計，最後再驗證硬體。

在 Vitis 模型編輯器中使用 Versal AI Engine 進行設計

Versal AI Engine 是專用運算單元，已針對使用 AMD 自適應 SoC 的機器學習、DSP 和訊號處理工作最佳化。Vitis 模型編輯器提供下列項目，讓使用者可有效使用這些 AI 引擎：

AI Engine 程式庫區塊

  • 預先建立的 AI 引擎 IP 區塊：包含立即可用的 DSP 與訊號處理區塊，例如：
    • FIR 濾波器（有限脈衝響應）
    • FFT（快速傅立葉轉換）和 iFFT
    • DDS（直接數位合成）
    • 混頻器

這類區塊可模擬 AI 引擎的功能，讓設計師能夠快速進行原型設計，以及模擬以 AI 引擎為基礎的演算法。

內核匯入與資料流整合

  • 自訂內核匯入：使用者能以區塊形式將自訂 AI 引擎內核（以 C++ 或 HLS 撰寫）匯入至 Simulink。如此就能實現自訂 AI 引擎程式碼與圖形模型的混合使用。
  • 資料流圖匯入：支援匯入 AI 引擎資料流圖，讓使用者能以視覺化方式設定並連接複雜的 AI 引擎算管道。

混合式設計模擬

  • Vitis 模型編輯器支援混合式模擬，讓 AI 引擎區塊與可程式化邏輯區塊（HDL 或 HLS）得以共同運作。如此一來，設計師就能驗證系統層級的互動、時序，以及所有異構運算資源的資料移動。

視覺化與除錯

  • Simulink 的傳輸和接收區塊可直接透過 AI 引擎區塊連接，以監測及視覺化模擬期間的訊號。
  • 支援週期近似模擬，有助於及早預估 AI 引擎工作負載的效能。

最新功能

2025.2 版本重點

新增其他同時適用於 AI 引擎及 HDL 的區塊

AIE、AIE-ML、AIE-ML v2（例如 Versal AI Core 與 AI Edge 系列，以及第 2 代 Versal AI Edge 系列）

  • 新增：函數逼近
  • 新增：相關性/卷積
  • 新增：累積總和

HDL 程式庫區塊

  • 增強：FFT（新增原生浮點 SSR = 32、64）
  • 增強：FIR（以 SSR 支援分數比率插補）

其他 Vitis 模型編輯器工具增強功能

  • HLS-AIE 橋接區塊支援模擬多速率系統，為內含不同時域的設計，提供一個有效率的模擬方法，及安全無損毀的資料傳輸方式。
  • 新增對 MATLAB® R2025b 的支援
  • 新增對 Red Hat® Enterprise Linux® (RHEL) 9.6、10.0 的支援

支援多個頂層 AI 引擎子系統

新增其他同時適用於 AI 引擎及 HDL 的區塊

AI 引擎

  • Bitonic 排序（Versal AI Core 系列、Versal AI Edge 系列、第 2 代 Versal AI Edge 系列）
  • DFT/FFT（第 2 代 Versal AI Edge 系列）
  • FIR – 單取樣率、半頻帶、取樣率改變、分數重新取樣器（第 2 代 Versal AI Edge 系列）
  • DDS/混頻器（第 2 代 Versal AI Edge 系列）

HDL 程式庫

  • 增強型 FFT – 額外 SSR 模式
    • SSR 8、16、32、64（原生浮點）
    • SSR 2、4（固定點）
  • 增強複數乘法器 – 減少使用 DSP58 資源
    • 新增對 CFLOAT MAC 的支援
    • 向量 IFFT 浮點 – 新區塊

適用於 Vitis 模型編輯器的 Versal AI Engine DSP 程式庫更新：

  • AIE（適用於 Versal AI Core 和 Versal Premium 系列） 
    • 混合 Radix FFT​ 
    • Stockham FFT 效能增強 
    • TDM 有限脈衝響應 (finite impulse response, FIR) 
  • AIE-ML（適用於 Versal AI Edge 系列） 
    • TDM 有限脈衝響應 (finite impulse response, FIR) 
    • DDS（直接數位合成，用於產生波形） 
    • 混頻器（用於變更頻率） 
  • AIE-MLv2（適用於第 2 代 Versal AI Edge 系列） 
    • FIR 
    • DFT​ 
    • DDS 
    • 混頻器 

GitHub - Xilinx/Vitis_Model_Composer at 2024.2

Vitis 模型編輯器的全新 HDL 區塊：

  • 簡易雙埠 RAM（新區塊） 
  • 直接數位合成 (DDS) 編譯器（新增原生浮點支援） 
  • FFT 
    • 新增原生浮點支援，SSR=2、4 
    • 對映至 Versal 器件上的 DSPFP32 基元 

其他增強功能

  • 使用 Vitis 除錯器，針對 Vitis 模型編輯器中建構的 AIE/HLS 內核進行除錯 
  • 從 Vitis 模型編輯器將 Vitis 子系統匯出為 .vss 檔案 
  • Vitis 模型編輯器的新增資料類型 
    • 支援 cbfloat16 
    • 支援串聯訊號：int8/uint8、int16/uint16/cint16、int32、uint32、cint32、float/cfloat 
  • 設計規則檢查 (DRC)，可協助在建構程序（如模擬）早期偵測和指明設計問題 
  • 加快程式碼生成的回應時間 
    • 任何設計只會執行一次模擬 
  • 將中控台區塊配置另存為 JSON 檔案（用於批次處理、快速原型設計等） 

2024.2 版新增的 OS 和 MATLAB 支援版本

  • MATLAB R2024a 
  • Red Hat Enterprise Linux® (RHEL) 8.10、9.4 

GitHub 提供新範例設計

購買或下載

按一下這裡下載或購買 AMD Vivado Design Suite。

購買

擁有 Vivado 標準版或企業版，或是 Vitis 統一軟體平台的使用者，能夠以附加授權之形式加購 Vitis 模型編輯器。 

若要評估，請在產品授權網站取得 90 天免費評估授權。 

Node-Locked License
  • 零件編號：
    EF-MATSIM-ADDON-NL 
  • 價格： 
    $995
Floating License
  • 零件編號： 
    EF-MATSIM-ADDON-FL 
  • 價格：
    $1,995
下載

Vitis 模型編輯器可選為額外的設計工具，透過 Vivado 安裝程式或 Vitis 安裝程式安裝。

資源

AI 引擎程式庫

HLS 程式庫

這些教學課程可協助您探索 Vitis 模型編輯器 HLS 程式庫，使用 HLS 區塊建構簡單的設計，並瞭解 Vitis 模型編輯器支援的資料類型。

HDL 程式庫

這些教學課程將示範如何使用 Vitis 模型編輯器 HDL 程式庫，在 Simulink® 環境中指定設計，並將設計合成至 FPGA。 

尾註
  1. 根據 2023 年 8 月 10 日的測試，本測試使用了 1000 項 Vitis L2/L3 代碼程式庫設計，以比較 Vitis HLS 2023.2 版和 Vitis HLS 2023.1 版之間的差異。測試期間的系統配置：Intel Xeon E5-2690 v4 @ 2.6GHz 處理器、256GB RAM、RedHat Enterprise Linux 8.6。實際效能會有所不同。系統製造商可能改變配置，而產生不同的結果。-VGL-04
  2. 這批基準測試是在 2023 年 2 月 12 日進行，使用了 Vitis L1 程式庫所有的 C 程式碼設計，共 1208 項。每項設計都是在搭載雙路 Intel Xeon E5-2690 處理器的系統上運行，作業系統為 CentOS Linux，啟用 SMT，停用渦輪加速。硬體配置預期不會影響軟體測試結果。結果可能會因軟體及韌體設定和配置而異 - VGL-03