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Vitis 模型編輯器
作者: AMD
AMD Vitis™ 模型編輯器是以模型為基礎的設計工具，可在 MathWorks MATLAB® 和 Simulink® 環境中快速進行設計探索。擁有 AMD Vivado™ Design Suite 標準版或企業版，或是 Vitis 開發環境的使用者，能夠以附加授權之形式加購本產品。
概述
Vitis 模型編輯器概覽
Vitis™ 模型編輯器是以模型為基礎的設計工具，能在 MathWorks MATLAB® 與 Simulink® 環境中快速進行設計探索，並透過自動產生程式碼，加速 AMD 裝置正式投產的時程。
您可以使用效能最佳化的高階模塊來設計 DSP 演算法並進行迭代作業，同時透過系統級模擬來驗證功能正確性。Vitis 模型編輯器透過自動最佳化功能，將您的設計轉化為量產品品質的實作結果。
該工具提供一個包含超過 200 個硬體描述語言 (Hardware Description Language, HDL)、HLS 和 AI 引擎區塊的程式庫，可用於在 AMD 裝置上設計和實作演算法。該工具提供一個包含超過 200 個硬體描述語言 (Hardware Description Language, HDL)、HLS 和 AI 引擎區塊的程式庫，可用於在 AMD 裝置上設計和實作演算法。
Vitis 模型編輯器提供了一套設計 Versal™ 自適應晶片上系統 (System-on-Chip, SoC) 的方法。此工具可協助設計人員建立同時針對 PL 和 AI 引擎陣列的複雜系統。瞭解如何搭配 Vitis 模型編輯器使用 Versal AI Engine。
Vitis 模型編輯器含括 AMD System Generator for DSP 的所有功能，該軟體自 2021 年 1 月起不再作為獨立工具提供。
建立並模擬 Vitis 模型編輯器設計
初步掌握 AMD Vitis™ 模型編輯器工具的各項流程，並瞭解如何建立與模擬 HDL、HLS 及 AI 引擎設計。此外，我們將講解如何建立異構設計（也就是兼採 AI 引擎和可程式化邏輯元件的設計）。
使用 AMD Vitis™ 模型編輯器中控台區塊
AMD Vitis 模型編輯器中控台區塊介紹。您將學習如何使用此區塊來選取硬體、產生代碼、分析和驗證設計，最後再驗證硬體。
功能
- 分析、除錯和視覺化
- AI 引擎和自行調適引擎共同模擬
- 程式碼生成
- 驗證硬體中的設計
分析、除錯和視覺化
使用 MATLAB 和 Simulink 環境，著手分析與視覺化您的設計：
- 直接從 Simulink 程式庫瀏覽器，使用最佳化 AI 引擎、HLS 和 HDL 區塊
- 匯入客製 AI 引擎、HLS 和 HDL 程式碼作為區塊
- 在 Simulink 環境中執行快速模擬
- 將結果與 MATLAB 和 Simulink 環境提供的黃金參考值進行比較。
- 利用中間訊號除錯並取得設計能見度
AI 引擎和自行調適引擎共同模擬
共同模擬異構系統：
- 直接從程式庫瀏覽器使用最佳化 AI 引擎/HLS/自行調適引擎，或者以區塊之形式匯入程式碼
- 流暢地將 AI 引擎陣列連接 HLS 內核區塊或 HDL 區塊
程式碼生成
從設計產生程式碼以提高生產力：
- 產生附帶限制的圖形程式碼
- 產生 RTL (Verilog/VHDL)
- 在自動插入標註後產生最佳化 HLS 程式碼
- 產生測試平台
驗證硬體中的設計
輕鬆驗證硬體中的設計：
- 產生資料移動器、處理系統程式碼、配置檔
- 產生用以打造硬體設計的 Makefile
- 只要按一下按鈕，即可將設計移入硬體
最新功能
2025.1 版本重點
支援多個頂層 AI 引擎子系統
新增其他同時適用於 AI 引擎及 HDL 的區塊
AI 引擎
- Bitonic 排序（Versal AI Core 系列、Versal AI Edge 系列、第 2 代 Versal AI Edge 系列）
- DFT/FFT（第 2 代 Versal AI Edge 系列）
- FIR – 單取樣率、半頻帶、取樣率改變、分數重新取樣器（第 2 代 Versal AI Edge 系列）
- DDS/混頻器（第 2 代 Versal AI Edge 系列）
HDL 程式庫
- 增強型 FFT – 額外 SSR 模式
- SSR 8、16、32、64（原生浮點）
- SSR 2、4（固定點）
- 增強複數乘法器 – 減少使用 DSP58 資源
- 新增對 CFLOAT MAC 的支援
- 向量 IFFT 浮點 – 新區塊
適用於 Vitis 模型編輯器的 Versal AI Engine DSP 程式庫更新：
- AIE（適用於 Versal AI Core 和 Versal Premium 系列）
- 混合 Radix FFT
- Stockham FFT 效能增強
- TDM 有限脈衝響應 (finite impulse response, FIR)
- AIE-ML（適用於 Versal AI Edge 系列）
- TDM 有限脈衝響應 (finite impulse response, FIR)
- DDS（直接數位合成，用於產生波形）
- 混頻器（用於變更頻率）
- AIE-MLv2（適用於第 2 代 Versal AI Edge 系列）
- FIR
- DFT
- DDS
- 混頻器
GitHub - Xilinx/Vitis_Model_Composer at 2024.2
Vitis 模型編輯器的全新 HDL 區塊：
- 簡易雙埠 RAM（新區塊）
- 直接數位合成 (DDS) 編譯器（新增原生浮點支援）
- FFT
- 新增原生浮點支援，SSR=2、4
- 對映至 Versal 器件上的 DSPFP32 基元
其他增強功能
- 使用 Vitis 除錯器，針對 Vitis 模型編輯器中建構的 AIE/HLS 內核進行除錯
- 從 Vitis 模型編輯器將 Vitis 子系統匯出為 .vss 檔案
- Vitis 模型編輯器的新增資料類型
- 支援 cbfloat16
- 支援串聯訊號：int8/uint8、int16/uint16/cint16、int32、uint32、cint32、float/cfloat
- 設計規則檢查 (DRC)，可協助在建構程序（如模擬）早期偵測和指明設計問題
- 加快程式碼生成的回應時間
- 任何設計只會執行一次模擬
- 將中控台區塊配置另存為 JSON 檔案（用於批次處理、快速原型設計等）
2024.2 版新增的 OS 和 MATLAB 支援版本
- MATLAB R2024a
- Red Hat Enterprise Linux® (RHEL) 8.10、9.4
GitHub 提供新範例設計
AMD Vitis 模型編輯器中針對 AIE 和 AIE-ML 的全新 DSP 函數支援：
- 分時多工 (Time Division Multiplexed, TDM) FIR 濾波器函數
- 用於建構 1 GSPS 及更高輸送量的多相通道分離器
- DFT/IDFT - 支援 SSR
- 最佳化轉換，在較小尺寸上實現輸送量/延遲
- FFT/IFFT - 擴展至支援 CINT32 位元轉動係數
- 混合 Radix FFT/IFFT - 支援 AIE-ML
提升模型編輯器中控台區塊易用性
增強硬體驗證流程
2024.1 版新增的 OS 和 MATLAB® 版本支援：
- RHEL 9
- MATLAB R2023a 和 R2023b
Github 提供新範例設計
AI 引擎區塊更新
- 支援匯入 AIE-ML 圖形，作為 Vitis 模型編輯器的區塊
- 為 Vitis 模型編輯器中的 AIE 和 AIE-ML 實作，提供全新 DSPlib 函數
- 支援在 Simulink® 工具內繪製 AIE 模擬器的內部訊號輸出結果
HLS 內核區塊更新
- 自動產生測試平台
- 擴大 HLS 內核區塊的資料類型支援
整合 Vitis 模型編輯器和 Vitis 工具
- 直接從 Vitis 模型編輯器產生 .xo 和 libadf.a 檔案
其他增強功能
- 支援 MATLAB® 工具版本：R2021a、R2021b Update 6、R2022a Update 6、R2022b
- 為硬體驗證流程新增其他拓撲法支援
- GitHub 提供新範例文件
AI 引擎
- 大幅改善 AI 引擎 DSP 區塊的響應速度
- 支援匯入使用非預設建構子的 AI 引擎圖形。
HLS
- Windows 平台現在支援 HLS 內核區塊。
- 使用者在 HLS 內核區塊，可將輸入引數指定為輸入參數或輸入連接埠。
- HLS 內核區塊現在支援新資料類型，包括 hls::stream<ap_int<BITS> >、hls::stream<ap_uint<BITS> >、ap_uint<BITS>、ap_int<BITS>。
HDL
- 全新浮點 DSPFP32 區塊，支援 Versal 器件。此區塊搭載快速模擬功能。
- 增加針對 Versal 器件最佳化的新向量 FFT 浮點區塊
- Gateway-In AXIS 區塊現在支援更多的輸出資料類型（類似 Gateway-In 區塊）。
綜述
- 改善中控台區塊：
- 新增可設定 AI 引擎平行建構數量的選項。
- 新增顯示機制，以呈現子系統無效區塊的清單。
- 新增提供 AI 引擎模擬器選項的欄位。
- 支援 MATLAB 工具版本 R2021a、R2021b 和 R2022a
2022.2 功能和功能強化
在 2022.2 中，Vitis 模型編輯器新增和強化了許多功能。
Versal AI Engine 設計功能
- 您現在可以將圖形限制加入 AI 引擎 DSP 區塊，進而更妥善控制實作的效能/使用率
- 工具執行 AI 引擎週期近似模擬後，會在 Simulink Data Inspector 顯示游標框起部分的輸出資料輸送量
- 提高 AI 引擎圖形匯入區塊的易用性：
- 現在不再支援使用 *.cpp 匯入圖形
- 此工具會自動偵測 RTP 連接埠，使用者不再需要手動指定 RTP 連接埠
- 增強 DSP 程式庫區塊
- 新增串流型動態點 FFT 區塊
- 新增分窗和串流型分窗函數區塊
- 所有串流型 FIR 區塊皆支援超取樣率 (SSR> 1)
- 新增 Decimate Polyphase (TP_PARA_DECI_POLY) 參數至 Halfband Decimator 區塊
- 新增 Interpolate Polyphase (TP_PARA_INTERP_POLY) 參數至 Halfband Interpolate 區塊
- 為 FIR 半頻帶插值分窗和串流區塊，增加上移中心抽頭參數 (Upshift Center Tap Parameter)
- 新增 buffer_1d 搶先體驗支援
- 支援 sync、async、cyclic buffer_1d。
- 透過支援的 GUI 或內核程式碼指定大小
- 可透過內核程式碼指定邊界
HLS
- 增強 HLS 內核區塊以支援更多範本化參數
- 增強以 URAM 資源為目標的分窗處理區塊
HDL
- 大幅改善 Blackbox RTL 匯入 Vitis 模型編輯器的流程
- 擴大對於 SIGNED、UNSIGNED、BOOLEAN、FLOAT32 和 FLOAT64 這些輸入連接埠資料類型的支援
- 新增 UFIXED 和 SFIXED 輸入連接埠資料類型支援，如果二進制小數點位置大於 0，則需要一些手動介入
- 支援使用泛型參數帶入整數或浮點值陣列
- 新增透過 API 呼叫 addDirectory() 帶入多個 HDL 檔案
- 更新 Questa 第三方模擬器區塊 GUI，提供預先編譯的 unisim 程式庫
綜述
- 大幅翻新 Vitis 模型編輯器中控台區塊
- 大規模使用者介面升級，以支援異構設計。
- 自動偵測有效的 AI 引擎、HDL 和 HLS 子系統
- 不再支援 System Generator 符元，既有 System Generator 設計可自動升級以使用新的中控台區塊
- 增強 Versal 平台的硬體驗證流程，使其亦支援僅有 HDL 的設計，以及 HDL → AI 引擎 → HDL 的設計
- 支援 MATLAB R2021a 和 R2021b
- 移除畫布與區塊（例如 AMD BlockAdd、BlockConnect 和 AMD 工具）上的右鍵選項
- 改善修補程式的使用機制
在 2022.1 中，Vitis 模型編輯器新增和強化了許多功能。
詳細內容如下：
- AI 引擎
- AI 引擎 DSP 區塊的 Simulink 模擬編譯時間縮短逾 50%。
- 新增 DSP 程式庫區塊的串流支援。
- 新增以下區塊至 DSP 程式庫：
- 串流 FFT 和 IFFT
- 串流 DDS 和混頻器
- 動態點 FFT
- FIR 重新取樣器
- 比照現有全部的分窗型 FIR 區塊（降頻器、濾波器和插值器），提供相應的串流型 FIR 區塊
- 現在將 PLIO 和先進先出 (First-In First-Out, FIFO) 區塊分為兩個獨立區塊，不再支援 AIE 訊號規格區塊。
- 現在可在限制管理員中指定 PLIO 及 FIFO 的限制。
- 現在可以對 AI 引擎匯入區塊套用遮罩，作為大型子系統的一部分，其參數可使用遮罩提供的參數值。
- 限制管理員變數現在可使用含 AI 引擎區塊的子系統遮罩提供的遮罩參數。
- HLS
- HLS 內核匯入區塊現在支援範本函數。
- 增強 HLS 內核區塊的易用性。
- HDL
- 現已更新 Vivado 模擬器流程的黑箱匯入，以預設支援 VHDL2008 的模擬和程式碼生成作業。
- 新式 Gateway-in AXI 串流和 Gateway-out AXI 串流公用程式區塊，有助於 AI 引擎和 HDL 區塊的連線能力。
- Vitis 模型編輯器不再依賴 Qt 程式庫。這樣可為區塊 GUI 帶來一致外觀和使用感受，並在保有相同功能的前提之下，提高工具的穩定性。此更新使得區塊 GUI 的顯示速度，快於根據 Qt 的區塊 GUI。
- HDL 區塊現在預設使用 Simulink 原生 GUI，而不是 Qt GUI。
- 更新資源分析器，改用 MATLAB 應用程式設計工具，取代以 Qt 為基礎的 GUI。
- 更新時序分析器，改用 MATLAB 應用程式設計工具，取代以 Qt 為基礎的 GUI。
- 全新 SSR-FIR 範例，展現超高資料取樣率（超過 1 GSPS）濾波器的高效率實作。
- 綜述
- 大幅修改 Vitis 模型編輯器中控台區塊，改善擴充性和易用性。
- System Generator 符元現在併入 Vitis 模型編輯器中控台區塊。
- 2022.2 版不再支援 System Generator 符元
- 除了裸機外，硬體驗證流程現在亦支援 Linux。
- 「AIE 至 HDL」和「HDL 至 AIE」區塊不再包含 HDL 閘道區塊。
- 本產品現在出貨時會隨附範例快照，便於無法存取網際網路的客戶使用。若有更新版本，工具會提示使用者從 GitHub 下載新範例版本。
- 為了易於使用起見，不屬於產生程式碼的公用程式區塊，現在改以白色背景呈現。
- 增強並重新規劃程式庫瀏覽器以提高易用性。
- 支援 RHEL 8.x。
- 支援 MATLAB R2021a 和 R2021b
- 大幅修改 Vitis 模型編輯器中控台區塊，改善擴充性和易用性。
在 2021.2 中，Vitis 模型編輯器新增了許多功能和增強內容。
詳細內容如下：
- AI 引擎
- 只要按一下按鈕，即可在 Versal AI Core 硬體中，執行搭載 AI 引擎和 PL（HLS、HDL）區塊的設計。
- 透過 AIE 區塊平行編譯，大幅加快 Simulink 模擬。
- 增強 AI 引擎限制編輯器功能
- 在 AIE DSP 程式庫新增 DDS 和混頻器區塊
- 改良「轉變為固定大小」和「轉變為可變大小」區塊
- 支援 int64 和 uint64 資料類型
- 支援 accfloat 和 caccfloat
- 增強 GitHub 範例並在 GitHub 上納入 HLS 範例
- 生成資料流圖的程式碼，現在包含 PLIO 規格
- 增強從 GitHub 下載和瀏覽範例的可用性
- 支援 AIE 來源區塊
- xmcVitisRead 和 xmcVitisWrite 公用程式，可讀/寫 AIE Simulator 及/或 x86Simulator 的資料檔案
- 系統化 AIE dsplib 區塊的 GUI 參數
- 全新 64x32 Pseudo Inverse 設計範例
- 全新雙串流 SSR 濾波器範例，使用了 64 個 AI 引擎內核，輸送量最高達 16 GSPS
- HDL
- 支援 FIFO 區塊的非對稱讀/寫資料寬度
- HLS
- 支援模擬和實作利用 AMD FIR、FFT 和 DDS Logicore 的 HLS 型 C 程式碼
- 綜述
- 支援 MATLAB R2020a、R2020b 和 R2021a
- 新增 Ubuntu 20.04 支援
Vitis 模型編輯器現已含括 AMD System Generator for DSP 的功能。 曾使用 AMD System Generator for DSP 的使用者，可採用 Vitis 模型編輯器繼續進行開發。
- AI 引擎
- 功能完備的限制編輯器，讓使用者能在 Vitis 模型編輯器中針對 AI 引擎內核指定任何限制。產生的 ADF 圖將包含這些限制。
- 在程式庫瀏覽器新增 AI 引擎 FFT 和 IFFT 區塊。
- 使用者現在可以在程式庫瀏覽器，存取各種不同版本的 AI 引擎 FIR 區塊。
- 支援透過使用輸入連接埠，為 FIR 濾波器指定濾波器係數。
- 新增兩個公用程式區塊「RTP 來源」和「轉變為可變大小」。
- 增強 AIE 內核匯入區塊，現在支援匯入範本化 AI 引擎函數。
- 支援在中控台區塊指定 AI 引擎設計所用的 AMD 平台。
- 使用者可透過中控台區塊，在執行 AIE 模擬後，隨時重啟 Vitis Analyzer。
- 使用者現在可使用 Simulink Data Inspector，繪製週期近似輸出結果，並檢視每個輸出的估計輸送量。
- 增強僅使用圖形標頭檔，將圖形以區塊之形式匯入的可用性。
- 重新設計進度條，現在備有「取消」按鈕
- 提高當 MATLAB 工作目錄不同於模型目錄時，匯入 AI 引擎內核或模擬設計的可用性。
- 現在預設在 AIE 模擬期間停用分析。可選擇從模型編輯器的中控台區塊啟用此功能。
- 新增 TX Chain 200MHz 範例。
- 新增二維 FFT 範例，展示 HLS、HDL 和 AI 引擎區塊的設計。
- HDL
- SSR FIR（改善超過 10 倍）和 SSR FFT 模擬速度提升。
- 提升 RAM 和 FIFO 等記憶體區塊的模擬速度
- 更新 Questa Simulator 的黑箱匯入流程，以支援 VHDL 2008
- 綜述
- Vitis 模型編輯器現已含括 AMD System Generator for DSP 的功能。 曾使用 AMD System Generator for DSP 的使用者，可採用 Vitis 模型編輯器繼續進行開發。
- 支援 MATLAB R2020a、R2020b 和 R2021a
在 2020.2 中，MATLAB 和 Simulink 的附加功能，將 AMD 模型編輯器和 System Generator for DSP 合而為一。
三個可互連區塊：
- RTL (System Generator for DSP)
- HLS（模型編輯器）
- AI 引擎，此為 MATLAB 和 Simulink 附加功能的新目標區塊
AI 引擎（模型編輯器）
- 匯入 AI 引擎內核：C、C++、範本、狀態封裝類別
- 匯入自適應資料流圖：支援範本
- 下列閘道：
- AI 引擎和 RTL 區塊之間的閘道
- AI 引擎和 HLS 內核區塊之間的閘道
- 接受位置限制和 FIFO 插入。
- 程式庫納入 AI 引擎 DSP 程式庫區塊
- 執行軟體模擬和 AI 引擎模擬
資源
下載
購買
擁有 Vivado 標準版或企業版，或是 Vitis 統一軟體平台的使用者，能夠以附加授權之形式加購 Vitis 模型編輯器。
若要評估，請在產品授權網站取得 90 天免費評估授權。
下載
Vitis 模型編輯器可選為額外的設計工具，透過 Vivado 安裝程式或 Vitis 安裝程式安裝。
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