重要注意事項：2026.1 提供更靈活的 AMD Vivado™ 授權
從 2026.1 版開始，AMD Vivado™ Design Suite 推出全新分級授權選項，讓客戶只需為所需的器件系列與功能付費，而 Vivado 企業版維持不變。
AMD Vitis™ 統一軟體平台授權架構
Vitis 嵌入式軟體
標準嵌入式軟體開發無需授權。
Vitis HLS
C 語言合成/模擬無需授權；將產出的 RTL 原始碼投進編譯階段，需要有效的 Vivado Design Suite 授權。
適用於高效能 DSP 的 AI 引擎開發 (AIE / AIE-ML / AIE-ML v2)
AI 引擎工具授權（免費）與 Vivado 企業版（永久授權）或 Vivado 專業版（訂閱授權）授權
Vitis 系統設計流程
硬體連結與實作需要有效的 Vivado Design Suite 授權。
AI 引擎型器件需要 Vivado 企業版（永久授權）或 Vivado 專業版（訂閱授權）授權。
Vitis 模型編輯器
需要 Vitis 模型編輯器授權與有效的 Vivado Design Suite 授權。
這些更新為嵌入式、AI 引擎與系統層級開發工作流程提供更大的彈性。
Vitis 軟體平台開發環境
AMD Vitis™ 軟體平台是一套開發環境，適用於針對現場可程式化閘陣列 (Field Programmable Gate Array, FPGA) 網狀架構、Arm® 處理器和 AI 引擎的設計，可搭配 AMD Vivado™ Design Suite 運作以提供更高階的抽象化。
Vitis 軟體包括適用於使用 Arm 處理器進行 C/C++ 應用程式開發的 Vitis Embedded；AI 引擎編譯器和模擬器；用於 C/C++ 式 FPGA IP 的 Vitis HLS；用於 Simulink® 模型式設計的 Vitis 模型編輯器；以及適用於 FPGA 或 AI 引擎部署的效能最佳化程式庫，例如 DSP、視覺、求解器、超音波和 BLAS 程式庫。
設計和模擬流程
Adam Taylor 主筆：使用 Vitis 統一平台逐步進行系統設計
了解如何使用 Vitis 統一軟體平台異構系統流程建立嵌入式系統解決方案。
Vitis Embedded 軟體開發流程
（過往 FPGA 系列習慣稱之為嵌入式 SDK）
從 Vivado 將硬體匯出為平台檔案
開發應用程式碼
除錯和產生開機映像檔
為 AMD 自適應 SoC 中的 Arm® 嵌入式處理器子系統開發 C/C++ 程式碼的設計人員，通常會使用此流程。
- 硬體工程師設計出可程式化邏輯，並使用 AMD Vivado™ Design Suite 將硬體匯出為 Xilinx Support Archive (XSA) 檔案。
- 軟體工程師將這份硬體設計資訊整合進他們的目標平台，並使用 Vitis Embedded 軟體來開發應用程式碼。
開發人員可在 Vitis Embedded 軟體中執行所有系統層級驗證，並產生用來啟動應用程式的開機映像檔以。
Vitis 系統設計流程
（硬體和軟體）
欲將其軟硬體設計部分整合至 AMD 自適應 SoC 中的系統設計人員，通常會使用此流程。
此流程用於異構嵌入式系統的設計開發，包括在 Arm® 嵌入式處理器上執行的軟體應用程式，以及在可程式化邏輯 (PL) 和/或 Versal™ AI 引擎陣列上執行的運算內核。
此流程包括：
- 以 C/C++ 編寫的軟體主應用程式，通常在嵌入式 Arm 處理器子系統上執行。它會用到 AMD Vitis 執行階段程式庫實作的原生 API，來與 AMD 器件內的硬體內核互動。
- 硬體內核，可使用 AMD Vitis™ HLS 工具以 C++ 產生，或使用 AMD Vivado™ Design Suite 直接以 RTL 描述。
AMD Alveo™ 資料中心加速器卡採用相同的系統設計流程，軟體程式在 x86 主機上執行，內核則在 PCIe® 介接加速器卡上的 FPGA 中執行。
Vitis 異構模擬流程
以您偏好的工具進行模擬
• 使用現有的 MATLAB®、Python™、C++ 或 HDL 測試平台
• 避免重寫測試平台或學習新的工作流程
• 加速演算法到硬體的迭代作業
統一 AI 引擎 + PL 模擬（Vitis 子系統）
• 同時模擬 AI 引擎和 PL
• 以一個一貫的方法取代零散的流程
• 及早偵測整合問題
硬體迴路 (HIL) 驗證
• 縮短系統層級的驗證時間
• 透過晶片串流實際 I/O，加快除錯作業
• 在最終硬體定案之前，先驗證端對端輸送量
工具和程式庫
AMD Vitis™ 2026.1 新功能
強化 AMD Versal™ AI Engine 的設計流程
（適用於 AIE、AIE-ML、AIE-ML V2）
- 新增與強化的 DSP 程式庫函數（包括矩陣運算，例如 Cholesky 與 QRD）
- AI 引擎 API 強化 - 適用於第 2 代 Versal AI Edge 系列的新增與強化資料類型
- 改善的 AIE 編譯器（例如用於強化除錯的程式碼覆蓋率，以及用於進一步最佳化 QoR 的 Xchess Pragma）
更簡易的 Versal AI Engine 設計驗證
- Vitis 功能模擬支援 C++ 測試平台 (EA)；MATLAB® 與 Python™ 支援已進入正式版本
- 正式版本的 Vitis 硬體迴路（MATLAB 與 Python）
針對 AIE-DSP 設計的 Vitis 模型編輯器增強功能
- 新增以 AIE 為基礎的 DSP 程式庫區塊，包括 GEMM/GEMV、Hadamard、Kronecker、張量積與函數逼近
- 強化 HDL DSP 函數，包括 SSR FFT、Vector xFFT、強化的 FIR Compiler，以及 DSP58/DSPFP32 支援
適用於嵌入式開發的 Vitis IDE 更新
- 強化的除錯與易用性功能
- 正式版 Theia AI 聊天功能