AMD Ross™ Agentic AI Assistant
エンベデッド システムの構築、ソフトウェア アプリケーションやアルゴリズムの開発/デプロイの加速、作業の効率化をもたらす新しい手法です。AMD Ross™ は、自然言語による対話、AMD 公式の信頼できる情報ベース、そして専門家が作成した再利用可能なワークフローを活用し、設計の構想段階から実装までのプロセスを迅速化できるよう開発者を支援します。
重要な注記: 2026.1 における AMD Vivado™ ライセンスの柔軟性向上
2026.1 リリースより、AMD Vivado™ Design Suite には新しい階層型ライセンス オプションが導入されます。これにより、必要なデバイス ファミリや機能に対してのみ支払うという柔軟な選択が可能になります。なお、Vivado エンタープライズに変更はありません。
AMD Vitis™ 統合ソフトウェア プラットフォームのライセンス体系
Vitis エンベデッド ソフトウェア
標準的なエンベデッド ソフトウェア開発にライセンスは不要。
Vitis HLS
C 合成/シミュレーションにライセンスは不要。生成された RTL のコンパイルには有効な Vivado Design Suite ライセンスが必要。
高性能 DSP 向け AI エンジン開発 (AIE/AIE-ML/AIE-ML v2)
AI エンジン ツール ライセンス (無料) および Vivado エンタープライズ (無期限) または Vivado Pro (サブスクリプション) ライセンス
Vitis システム デザイン フロー
ハードウェアのリンク作業と実装には、有効な Vivado Design Suite ライセンスが必要。
AI エンジンベースのデバイスには、Vivado エンタープライズ (無期限) または Vivado プロ (サブスクリプション) ライセンスが必要。
Vitis Model Composer
Vitis Model Composer ライセンスおよび有効な Vivado Design Suite ライセンスが必要。
これらのアップデートにより、エンベデッド開発、AI エンジン開発、そしてシステム レベル開発のワークフロー全体において、より優れた柔軟性が提供されます。
Vitis ソフトウェア プラットフォーム開発環境
設計およびシミュレーション フロー
Adam Taylor 氏による発表内容: Vitis 統合プラットフォームを使用したステップバイステップのシステム設計
Vitis 統合ヘテロジニアス システム フローを使用したエンベデッド システム ソリューションの作成方法を説明します。
Vitis エンベデッド ソフトウェア開発フロー
(従来の FPGA ファミリではエンベデッド SDK と呼称)
Vivado からプラットフォーム ファイルとしてハードウェアをエクスポート
アプリケーション コードの開発
デバッグとブート イメージの生成
AMD アダプティブ SoC の Arm® エンベデッド プロセッサ サブシステムの C/C++ コード開発は、通常次のフローで行われます。
- ハードウェア エンジニアが、AMD Vivado™ ML Design Suite を使用してプログラマブル ロジックを設計し、ハードウェアを XSA (Xilinx Support Archive) ファイルとしてエクスポートします。
- その後、ソフトウェア エンジニアが、このハードウェア デザイン情報をターゲット プラットフォームに組み込み、Vitis エンベデッド ソフトウェアを使用してアプリケーションコードを開発します。
開発者は、Vitis エンベデッド ソフトウェア内でシステム レベルのすべての検証を実行して、アプリケーションを起動するためのブート イメージを生成できます。
Vitis を使用するシステム デザイン フロー
(ハードウェアおよびソフトウェア)
通常、システム設計者が AMD のアダプティブ SoC 内でソフトウェアとハードウェアを統合する場合、このフローを使用します。
このフローは、Arm® エンベデッド プロセッサ上で動作するソフトウェア アプリケーションと、プログラマブル ロジック (PL) および/または Versal™ AI エンジン アレイ上で動作するコンピュート カーネルで構成されるヘテロジニアス エンベデッド システムの設計開発に使用されます。
このフローの内容:
- ソフトウェア ホスト アプリケーションは C/C++ で記述され、通常はエンベデッド Arm プロセッサ サブシステム上で実行されます。このアプリケーションは、AMD Vitis ランタイム ライブラリで提供されるネイティブ API を利用して、AMD デバイス内のハードウェア カーネルと相互作用します。
- ハードウェア カーネルは、AMD Vitis™ HLS ツールを使用して C++ から生成、あるいは AMD Vivado™ ML Design Suite を使用して RTL で直接記述できます。
AMD Alveo™ データセンター アクセラレータ カードを使用する場合、同じシステム設計フローを使用します。ソフトウェア プログラムは x86 ホスト上で実行され、カーネルは PCIe® で接続されたアクセラレーション カードの FPGA で実行されます。
Vitis ヘテロジニアス シミュレーション フロー
使い慣れたツールでシミュレーション
• 既存の MATLAB®、Python™、C++、または HDL テストベンチを使用
• テストベンチの書き換えや新しいワークフローを学ぶ必要がない
• アルゴリズムからハードウェア実装までの反復開発を高速化
AI エンジン + PL の統合シミュレーション (Vitis サブシステム)
• AI エンジンと PL を同時にシミュレーション
• 分断されていたフローを、一貫した単一の手法に統合
• 統合時の問題を早期に検出
AMD Vitis Hardware in the Loop (Vitis HIL) 検証
• システム レベルの検証時間を短縮
• 実際の I/O をシリコン経由でストリーム処理し、デバッグを高速化
• 最終ハードウェア完成前にエンドツーエンドのスループットを検証
ツールとライブラリ
AMD Vitis™ 2026.1 の新機能
AMD Versal™ AI エンジンを活用したデザイン フローの強化
(AIE、AIE-ML、AIE-ML v2 に適用)
- DSP ライブラリ関数の新規追加/改善 (コレスキー分解や QRD などの行列演算を含む)
- AI エンジン API の強化 - Versal AI エッジ シリーズ Gen 2 向けの新規および強化されたデータ型
- AIE コンパイラの改善 (デバッグ性を高めるコード カバレッジ、および QoR をさらに最適化するための Xchess プラグマの追加など)
Versal AI エンジン デザインの検証が容易
- C++ テストベンチに対する Vitis 論理シミュレーションのサポート (EA)、および MATLAB® と Python™ のプロダクション サポート
- Vitis HIL のプロダクション版 (MATLAB および Python 対応)
AI エンジン DSP デザイン向け Vitis Model Composer の機能強化
- GEMM/GEMV、Hadamard、Kronecker、テンソル積、および関数近似を含む、新しい AIE ベースの DSP ライブラリ ブロックの追加
- SSR FFT、Vector xFFT、強化された FIR Compiler、および DSP58/DSPFP32 サポートを含む、HDL DSP 関数の拡張
エンベデッド開発向け Vitis IDE のアップデート
- デバッグ機能と使いやすさの向上
- プロダクション版 Theia AI チャット機能