Vitis Embedded
Vitis™ Embedded est un package de développement software embarqué autonome, destiné au développement d'applications hôtes s'exécutant sur des processeurs Arm intégrés.
Remarque importante : Licence AMD Vivado™ plus flexible dans 2026.1
À partir de la version 2026.1, AMD Vivado™ Design Suite introduit de nouvelles options de licence à plusieurs niveaux, permettant aux clients de ne payer que pour les gammes d'appareils et les fonctionnalités dont ils ont besoin, tandis que Vivado Enterprise reste inchangé.
Structure de licence de la plateforme software unifiée AMD Vitis™
Software Vitis Embedded
Aucune licence n'est requise pour le développement de software intégrés standard.
Vitis HLS
Aucune licence requise pour la synthèse/simulation C ; la compilation du RTL généré nécessite une licence valide de la suite Vivado Design Suite.
Développement AI Engine pour DSP hautes performances (AIE/AIE-ML/AIE-ML v2)
Licence d'outils AI Engine (gratuite) et licence Vivado Enterprise (perpétuelle) ou Vivado Pro (par abonnement)
Flux de conception de systèmes avec Vitis
La liaison et l'implémentation de hardware nécessitent une licence Vivado Design Suite valide.
Les appareils basés sur le moteur d'IA nécessitent une licence Vivado Enterprise (perpétuelle) ou Vivado Pro (abonnement).
Model Composer Vitis
Nécessite une licence Vitis Model Composer et une licence Vivado Design Suite valide.
Ces mises à jour offrent une plus grande flexibilité dans les flux de travail de développement embarqué, d'IA et au niveau du système.
L'environnement de développement de la plateforme software Vitis
La plateforme software AMD Vitis™ est un environnement de développement pour les conceptions ciblant la structure FPGA, les processeurs ARM® et les moteurs AI Engine, en collaboration avec la suite AMD Vivado™ Design pour fournir un niveau d'abstraction supérieur.
La suite software Vitis comprend notamment Vitis Embedded pour le développement d'applications C/C++ sur les processeurs Arm, les compilateurs et simulateurs AI Engine, Vitis HLS pour la création d'IP FPGA en C/C++, Vitis Model Composer pour la conception basée sur modèle sous Simulink® et des bibliothèques optimisées pour les performances telles que DSP, Vision, Solver, Ultrasound et BLAS pour le déploiement FPGA ou AI Engine.
Flux de conception et de simulation
Adam Taylor présente : Conception de système étape par étape avec la plateforme unifiée Vitis
Apprenez à créer une solution de système embarqué à l'aide du flux de système hétérogène Vitis Unified.
Flux de développement software de Vitis Embedded
(généralement appelé SDK embarqué pour les familles FPGA précédentes)
Export du hardware de Vivado en tant que fichier de plateforme
Développement du code de l'application
Débogage et génération d'images de démarrage
Les concepteurs qui codent en C/C++ pour le sous-système de processeur embarqué Arm® dans les SoC adaptatifs AMD utiliseront généralement ce flux.
- Les ingénieurs hardware conçoivent une logique programmable et exportent le hardware sous forme de fichier Xilinx Support Archive (XSA) avec la suite AMD Vivado™ Design.
- Les ingénieurs software incorporent ces informations de conception hardware dans leur plateforme cible et utilisent le software Vitis Embedded pour développer leur code d'application.
Les développeurs peuvent effectuer toutes les vérifications au niveau du système dans le software Vitis Embedded et générer des images de démarrage pour lancer l'application.
Flux de conception de systèmes avec Vitis
(hardware et software)
Les concepteurs de systèmes qui intègrent à la fois les parties software et hardware de leurs conceptions dans les SoC adaptatifs AMD utiliseront généralement ce flux.
Ce flux permet de développer des conceptions de systèmes embarqués hétérogènes, notamment des applications software exécutées sur des processeurs intégrés Arm® et des noyaux de calcul s'exécutant sur des matrices à logique programmable (PL) et/ou sur des matrices AI Engine Versal™.
Ce flux comprend :
- Une application software hôte codée en C/C++ et généralement exécutée sur le sous-système de processeur Arm intégré. Elle utilise l'API native implémentée par la bibliothèque d'exécution AMD Vitis, pour interagir avec les noyaux hardware du périphérique AMD.
- Des noyaux hardware pouvant être générés à partir d'un code C++ à l'aide de l'outil HLS d'AMD Vitis™, ou décrits directement dans RTL à l'aide de la suite AMD Vivado™ Design.
Les cartes d'accélération pour centres de données AMD Alveo™ utilisent ce même flux de conception de systèmes : le programme software s'exécute sur un hôte x86 et les noyaux s'exécutent dans le FPGA sur une carte d'accélération PCIe®.
Flux de simulation hétérogène Vitis
Simulation dans vos outils préférés
• Utilisez les bancs d'essai MATLAB®, Python™, C++ ou HDL existants
• Éliminez le besoin de réécrire les bancs d'essai ou d'apprendre de nouveaux flux de travail
• Accélérez l'itération entre l'algorithme et le hardware
Simulation AI Engine + PL unifiée (sous-système Vitis)
• Réalisez des simulations AI Engine et PL conjointement
• Remplacez les flux fragmentés par une méthodologie cohérente
• Détectez les problèmes d'intégration en amont
Validation hardware dans la boucle (HIL)
• Raccourcissez le temps de validation au niveau du système
• Faites transiter des E/S réelles via la puce pour un débogage plus rapide
• Vérifiez le débit de bout en bout avant la mise en place du hardware final
Outils et bibliothèques
Nouveautés d'AMD Vitis™ 2026.1
Flux de conception amélioré avec les moteurs AMD Versal™ AI Engine
(s'applique à AIE, AIE-ML, AIE-ML V2)
- Fonctions améliorées de la bibliothèque DSP (y compris les opérations de matrice, par exemple, Cholesky et QRD)
- Amélioration de l'API AI Engine : nouveaux types de données et types enrichis pour la série Versal AI Edge Gen 2
- Amélioration du compilateur AIE (notamment couverture de code pour un débogage renforcé et Xchess Pragma pour une optimisation accrue de la QoR)
Vérification simplifiée des conceptions Versal AI Engine
- Prise en charge de la simulation fonctionnelle Vitis pour les bancs d'essai C++ (EA) ; prise en charge de MATLAB® et Python™ en production
- Version de production de Vitis Hardware in the Loop (MATLAB et Python)
Améliorations apportées à Vitis Model Composer pour les conceptions DSP AIE
- Nouveaux blocs de bibliothèque DSP basés sur AIE, notamment GEMM/GEMV, Hadamard, Kronecker, Tensor Product et Function Approximation
- Fonctions DSP HDL améliorées, notamment SSR FFT, Vector xFFT, compilateur FIR amélioré et prise en charge DSP58/DSPFP32
Mises à jour de l'IDE Vitis pour le développement de systèmes embarqués
- Capacités de débogage et EoU améliorées
- Fonctionnalités de chat IA Theia prêtes pour la production