AMD Vitis™ 소프트웨어 플랫폼 2025.2 릴리스 하이라이트

Versal™ AI 엔진을 통한 설계 흐름 개선

  • Versal AI Edge 및 Versal AI Edge 시리즈 2세대(AIE-ML 및 AIE-ML v2)를 위한 AI 엔진 API 향상
    • 새로운 데이터 형식 및 향상된 데이터 형식
      • 새로운 사항: 블록 부동 소수점 MX6
      • 새로운 사항: 블록 부동 소수점 MX4
      • 새로운 사항: cbfloat16(에뮬레이트됨)
      • 향상된 기능: cfloat 및 cbfloat16(FFT 및 행렬 곱셈 기능에서 사용 가능)
      • 향상된 기능: cint16 및 cint32(이제 FFT에서 cint16 트위들 유형을 사용할 수 있음)
  • 프로그래밍 모델 업데이트
    • 읽기 전용 공유 버퍼 만들기
    • 반복 MEM 타일 읽기 액세스(AIE-ML 및 AIE-ML v2)
    • AIE-ML 및 AIE-ML v2에서 DMA-FIFO 지원
    • 핑퐁 버퍼를 두 개의 인접한 MEM 타일에 포괄 가능
      (AIE-ML 및 AIE-ML v2)
    • 로컬 타일 메모리에 대한 공유 매개변수
    • AIE-ML 및 AIE-ML v2에 대한 패킷 스위칭 향상
  • Versal AI Engine을 위한 새로운 DSP 라이브러리 함수와 개선된 DSP 라이브러리 함수
    • 새 누적 합계
    • 새 유클리드 거리
    • 새 함수 근사화(RTP 업데이트 또는 LUT를 통해 호출됨)
    • 패킷 스위칭을 통해 향상된 TDM FIR(PLIO 저장)
    • AI 엔진 + PL을 사용한 향상된 1D FFT(필요한 PL 리소스 감소)
    • 향상된 FIR(처리량 최적화)
  • 향상된 AI 엔진 매퍼 및 라우터 - 컴파일러로 보다 효율적인 구현을 위해 다양한 풋프린트/레이아웃 탐색 가능

Versal AI Engine 설계의 손쉬운 검증

  • C++(얼리 액세스)를 지원하는 Vitis Functional Simulation 워크플로 업데이트
  • MATLAB® 및 Python 테스트 벤치를 사용하는 하드웨어 인 더 루프(얼리 액세스)

AIE DSP 설계용 Vitis 모델 컴포저의 개선 사항

  • AI 엔진을 통한 슈퍼 샘플링 속도(SSR) 설계 흐름에 대한 간편한 업데이트(얼리 액세스)
  • AI 엔진과 HDL 모두에 사용할 수 있는 추가 블록:
    • AIE, AIE-ML, AIE-ML v2
      • 새로운 사항: 함수 근사화
      • 새로운 사항: 상관/중첩
      • 새로운 사항: 누적 합계

      • HDL 라이브러리 블록
      • 향상된 기능: FFT(네이티브 부동 소수점 SSR=32, 64 추가)
      • 향상된 기능: FIR(SSR을 사용한 분수 속도 보간 지원)

임베디드 개발을 위한 Vitis IDE 업데이트

  • 구성 빌드 업데이트를 위한 Python™ API
  • Python 환경에서 Vitis™ API 실행
  • 지원되는 코어에서 PS 추적 기능 기본 활성화
  • 디버그 향상 - 이제 감시 보기 및 등록 보기에서 업데이트된 값 강조 표시
  • 백엔드 작업 취소 또는 종료
  • 통합 플랫폼 BSP 파일 경로(Linux 및 Windows)
  • Theia AI Integration(얼리 액세스) - 개발자가 선호하는 LLM 및 코드 어시스턴트를 사용할 수 있는 인프라 제공
  • Python API를 사용한 DFX 플랫폼 생성
  • 작업 영역 백업 또는 공유
  • 구성 파일에 대한 향상된 로깅
  • 새로운 ‘통합 프로젝트’ 구성 요소

Vitis의 범주별 새로워진 사항

아래 섹션을 확장하여 AMD Vitis 소프트웨어 플랫폼 2025.2의 새로운 기능과 개선 사항에 대해 자세히 알아보세요. 지원되는 플랫폼, 변경된 동작 및 알려진 문제에 대한 자세한 내용은 애플리케이션 가속 흐름임베디드 소프트웨어 개발 흐름에 대한 Vitis 소프트웨어 플랫폼 2025.2 릴리스 노트를 참조하세요.

향상된 DSP 라이브러리 함수:

  • 새 누적 합계
  • 새 유클리드 거리
  • 새 함수 근사화(RTP 업데이트 또는 LUT를 통해 호출됨)
  • 패킷 스위칭을 통해 향상된 TDM FIR(PLIO 저장)
  • AIE + PL을 사용한 향상된 1D FFT(필요한 PL 리소스 감소)
  • 향상된 FIR(처리량 최적화)

적용 대상:

  • Versa™ AI Core(AIE 탑재)
  • Versal AI Edge(AIE-ML 탑재)
  • Versal AI Edge 시리즈 Gen 2 및 AIE-ML v2

  • C++에서 Vitis 하위 시스템의 함수 시뮬레이션(얼리 액세스)
  • AI 엔진 설계용 Vitis Analyzer의 향상된 지연율 및 처리율 측정 지원
  • 독립적인 AIE 파티션의 런타임 제어 

  • AI 엔진을 통한 슈퍼 샘플링 속도(SSR) 설계 흐름에 대한 간편한 업데이트(얼리 액세스)
  • AI 엔진과 HDL 모두에 사용할 수 있는 추가 블록:
  • AIE, AIE-ML, AIE-ML v2
    • 새로운 사항: 함수 근사화
    • 새로운 사항: 상관/중첩
    • 새로운 사항: 누적 합계

  • HDL 라이브러리 블록
    • 향상된 기능: FFT(네이티브 부동 소수점 SSR=32, 64 추가)
    • 향상된 기능: FIR(SSR을 사용한 분수 속도 보간 지원)

  • 성능 Pragma 개선 사항
    • 이제 성능 Pragma를 CSIM이 계산한 트립 수를 기준으로 최적화
    • 성능 Pragma 최적화를 구성 파일의 지시어로 변환 가능
    • 성능 Pragma를 포함한 Pragma에 대한 조건부 제어
  • 새로운 IP 지원
    • FIR 및 FFT에 대한 분수 속도 SSR - FFT의 경우 SPFP32의 SSR이 이제 SSR=64까지 지원합니다.
    • 블록 RAM 또는 UltraRAM으로 구현된 데이터 흐름 버퍼에 대한 ECC 지원
  • 사용 편의성 기능
    • CSIM 및 CoSim에서 자동 재시작 지원
    • M-AXI용 멀티 포트 캐시
    • 사이드밴드 신호를 사용하는 AXI 스트림을 위한 새로운 API

AMD Vitis™ 소프트웨어 플랫폼 2025.1 릴리스 하이라이트

Versal AI 엔진을 통한 설계 흐름 개선

  • 새롭게 향상된 DSP 라이브러리 기능, AI 엔진 API, 새로운 데이터 유형 지원

AIE가 제공되는 Versal AI Core 시리즈:

  • 2D 병렬 AIE + 프로그래밍 가능 로직(PL) 아키텍처를 사용하는 향상된 AI 엔진용 GEMV 및 FFT(다상 채널라이저에 적합)
  • 벡터화된 바이토닉 SIMD 정렬, 상관관계, 컨볼루션

AIE-ML이 제공되는 Versal AI Edge 시리즈:

  • 2D 병렬 AIE-ML + PL 아키텍처를 사용하는 AIE-ML용 FFT(다상 채널라이저에 적합)
  • 벡터화된 바이토닉 SIMD 정렬, 상관관계, 컨볼루션

AIE-ML v2가 제공되는 Versal AI Edge 시리즈 Gen 2:

  • 2D FFT AIE-ML v2 + PL v1(다상 채널라이저에 적합)
  • TDM FIR(다상 채널라이저에 적합)
  • GEMM/GEMV
  • 단일 속도 FIR
  • 반대역 FIR
  • 분수 리샘플러 FIR
  • 속도 변경 FIR
  • FFT/iFFT
  • DFT
  • DDS 믹서
  • 함수 근사화

AI 엔진 프로그래밍 업데이트:

  • 로컬 메모리에 대한 타일링 파라미터 사양
  • 테스트 벤치 변경 시 컴파일 시간 단축
  • AIE-ML의 DDR에서 핑퐁 버퍼를 사용한 보다 빠른 설계 파이프라이닝
  • AIE-ML의 기타 메모리 액세스 기능 향상

Versal AI Engine 설계의 손쉬운 검증

  • MATLAB® 및 Python™에서 Vitis 하위 시스템의 기능 시뮬레이션
  • AI 엔진 설계용 Vitis Analyzer의 향상된 지연율 및 처리율 측정 지원
  • 독립적인 AIE 파티션의 런타임 제어 

AIE DSP 설계용 Vitis 모델 컴포저의 개선 사항

  • 여러 최상위 AI 엔진 하위 시스템 지원
  • 추가 SSR 모드가 있는 향상된 FFT와 더 적은 DSP58 리소스를 사용할 수 있는 Complex Multiplier를 포함하여 AIE 및 HDL에 사용 가능한 추가 블록 

임베디드 개발을 위한 Vitis IDE 업데이트

  • Vitis Unified IDE(새 GUI)를 기본값으로 사용 - Classic Vitis IDE는 제공 중단
  • GCC 및 ARMClang과 같은 타사 툴 체인 지원
  • 이제 타사 생산성 도구에서 Vitis IDE 내의 마켓플레이스 유틸리티를 통해 설치 및 액세스 가능

Vitis의 범주별 새로워진 사항

아래 섹션을 확장하여 AMD Vitis 소프트웨어 플랫폼 2025.1의 새로운 기능과 개선 사항에 대해 자세히 알아보세요. 지원되는 플랫폼, 변경된 동작 및 알려진 문제에 대한 자세한 내용은 애플리케이션 가속 흐름임베디드 소프트웨어 개발 흐름에 대한 Vitis 소프트웨어 플랫폼 2025.1 릴리스 노트를 참조하세요.

AIE가 제공되는 Versal AI Core 시리즈:

  • 2D 병렬 AIE + 프로그래밍 가능 로직(PL) 아키텍처를 사용하는 향상된 AI 엔진용 GEMV 및 FFT(다상 채널라이저에 적합)
  • 벡터화된 바이토닉 SIMD 정렬, 상관관계, 컨볼루션

AIE-ML이 제공되는 Versal AI Edge 시리즈:

  • 2D 병렬 AIE-ML + PL 아키텍처를 사용하는 AIE-ML용 FFT(다상 채널라이저에 적합)
  • 벡터화된 바이토닉 SIMD 정렬, 상관관계, 컨볼루션

Versal AI Edge 시리즈 Gen 2 및 AIE-ML v2

  • 2D FFT AIE-ML v2 + PL v1(다상 채널라이저에 적합)
  • TDM FIR(다상 채널라이저에 적합)
  • GEMM/GEMV
  • 단일 속도 FIR
  • 반대역 FIR
  • 분수 리샘플러 FIR
  • 속도 변경 FIR
  • FFT/iFFT
  • DFT
  • DDS 믹서
  • 함수 근사화

  • MATLAB® 및 Python™에서 Vitis 하위 시스템의 기능 시뮬레이션
  • AI 엔진 설계용 Vitis Analyzer의 향상된 지연율 및 처리율 측정 지원
  • 독립적인 AIE 파티션의 런타임 제어 

여러 최상위 AI 엔진 하위 시스템 지원

AI 엔진과 HDL 모두에 사용할 수 있는 추가 블록

AI 엔진

  • Bitonic Sort(Versal AI Core 시리즈, Versal AI Edge 시리즈, Versal AI Edge 시리즈 Gen2)
  • DFT/ FFT(Versal AI Edge 시리즈 Gen2)
  • FIR - 단일 속도, 반대역, 속도 변경, 분수 리샘플러(Versal AI Edge 시리즈 Gen2)
  • DDS/믹서(Versal AI Edge 시리즈 Gen2)

HDL 라이브러리

  • 향상된 FFT - 추가 SSR 모드
    • SSR 8, 16, 32, 64(네이티브 부동 소수점)
    • SSR 2, 4(고정점)
  • 향상된 복합 승수 - 더 적은 DSP58 리소스
    • CFLOAT MAC에 대한 새로운 지원
    • 벡터 IFFT 부동 - 새로운 블록

  • R2025a의 MATLAB(.m) 설계에서 Vitis HLS 친화적 C++ 코드 생성
  • 새로운 Vitis HLS 사용 편의성 기능
    • 실행 중 변경되는 와이어 입력 및 AXI Lite 입력 모델링(직접 I/O)
    • 최상위 HLS 설계를 위한 성능 pragma(공개 EA)
    • 전용 내장 라이브러리를 통한 Versal Complex Multiplier 지원
    • Vitis HLS GUI 개선 사항
    • Clang 16을 통한 초기 C++ 17 지원

AMD Vitis™ 소프트웨어 플랫폼 2024.2 릴리스 하이라이트:

AMD Versal AI Engine DSP 설계를 위한 개선 사항

  • Vitis Analyzer를 사용한 지연율 및 처리율 추산
  • Vitis Analyzer를 사용하여 사용할 수 없는 PLIO 표시
  • AMD Versal™ AI Engine 설계의 신속한 프로토타이핑
  • 힙 스택 및 프로그램 메모리 보고

Versal AI Engine을 위한 새로운 Vitis 라이브러리 함수와 개선된 Vitis 라이브러리 함수

  • AIE를 위한 개선된 DSP 라이브러리 함수(Versal AI Core, Versal Premium 시리즈에서 사용 가능)​
    • 성능 강화된 TDM(시분할 다중화) FIR 필터 함수
    • 성능 강화 버전 
      • GEMV(일반 행렬 벡터)
      • GEMM(일반 행렬곱)
    • 2D IFFT - 고성능을 위해 AIE + PL로 분할
  • AIE-ML을 위한 새로운 DSP 라이브러리 함수(Versal AI Edge에서 사용 가능)
    • 성능 강화된 TDM FIR 필터 함수
    • 기수 3/기수 5 FFT 지원
    • GEMV
    • GEMM 

Vitis IDE의 새로운 사용 편의성 기능(새로운 GUI)

  • 새 직렬 터미널: 하드웨어의 직렬 메시지 모니터링
  • 타사 확장 기능 설치 및 탐색
  • 임베디드 시스템의 성능을 디버깅하고 최적화하기 위한 PS 트레이스 기능 

AIE DSP 설계용 Vitis 모델 컴포저의 개선 사항

  • AI 엔진 DSP 라이브러리 업데이트
    • AIE(Versal AI Core, Versal Premium 시리즈에서 사용 가능)​
      • 혼합 기수 FFT
      • Stockham FFT 성능 개선 사항
      •  TDM FIR​
    • AIE-ML(Versal AI Edge 시리즈에서 사용 가능)​
      • TDM FIR​
      • 직접 디지털 합성(DDS - 파형 생성에 사용)
      • 믹서(주파수 변환에 사용)​
    • AIE-MLv2(Versal AI Edge Gen 2 시리즈에서 사용 가능)​
      • FIR​
      • DFT​
      • DDS​
      • 믹서
  • Vitis 모델 컴포저의 추가 데이터 형식
    • cbfloat16 지원
    • 캐스케이드 신호에 대한 추가 데이터 형식 지원
      • int8/uint8​
      • int16/uint16/cint16​
      • int32/uint32/cint32​
      • float/cfloat​
  • Vitis 모델 컴포저에서 VSS(Vitis 하위 시스템)로 Vitis에 AIE/HLS 커널 설계 내보내기
  • Vitis Debugger를 사용하여 Vitis 모델 컴포저에 내장된 AIE/HLS 커널 디버깅
  • Vitis 모델 컴포저의 HDL 블록 세트 업데이트
    • 단순 듀얼 포트 RAM
    • DDS Compiler ​
      • 네이티브 부동 소수점 지원 추가
      • 예제
    • FFT
      • SSR=2, 4로 네이티브 부동 소수점 지원 추가
      • Versal 디바이스의 DSPFP32 프리미티브에 매핑
  • Vitis 모델 컴포저의 기타 개선 사항
    • 코드 생성에 대한 반응 시간 개선
      • 모든 설계에 대해 한 번만 시뮬레이션 실행
    • 허브 블록 구성을 JSON 파일로 저장(신속한 프로토타이핑 또는 일괄 처리에 유용)​
    • MATLAB R2024a​지원 추가
    •  Red Hat Enterprise Linux(RHEL) 8.10, 9.4 지원 추가
  • 설계 고려 사항을 대체할 DRC(Design Rule Check)

Vitis의 범주별 새로워진 사항

아래 섹션을 확장하여 AMD Vitis 소프트웨어 플랫폼 2024.2의 새로운 기능과 개선 사항에 대해 자세히 알아보세요. 지원되는 플랫폼, 변경된 동작 및 알려진 문제에 대한 자세한 내용은 애플리케이션 가속 흐름임베디드 소프트웨어 개발 흐름에 대한 Vitis 소프트웨어 플랫폼 2024.2 릴리스 노트를 참조하세요.

AIE를 위한 개선된 DSP 라이브러리 함수(Versal AI Core, Versal Premium 시리즈에서 사용 가능)​

  • 성능 강화된 TDM(시분할 다중화) FIR 필터 함수
  • 성능 강화 버전
  • GEMV(일반 행렬 벡터)
  • GEMM(일반 행렬곱)
  • 2D IFFT - 고성능을 위해 AIE + PL로 분할

AIE-ML을 위한 새로운 DSP 라이브러리 함수(Versal AI Edge에서 사용 가능)

  • 성능 강화된 TDM(시분할 다중화) FIR 필터 함수
  • 기수 3/기수 5 FFT 지원
  • GEMV(일반 행렬 벡터)
  • GEMM(일반 행렬곱) 

  • Vitis Analyzer를 사용한 지연율 및 처리율 추산
  • Vitis Analyzer를 사용하여 사용할 수 없는 PLIO 표시

  • AI 엔진 DSP 라이브러리 업데이트
    • AIE(Versal AI Core, Versal Premium 시리즈에서 사용 가능)​
      • 혼합 기수 FFT
      • Stockham FFT 성능 개선 사항
      • TDM FIR​
    • AIE-ML(Versal AI Edge 시리즈에서 사용 가능)​
      • TDM FIR​
      • DDS(직접 디지털 합성 - 파형 생성에 사용)
      • 믹서(주파수 변환에 사용)​
    • AIE-MLv2(Versal AI Edge Gen 2 시리즈에서 사용 가능)​
      • FIR​
      • DFT​
      • DDS​
      • 믹서
  • Vitis 모델 컴포저의 추가 데이터 형식
    • cbfloat16 지원
    • 캐스케이드 신호에 대한 추가 데이터 형식 지원
      • int8/uint8​
      • int16/uint16/cint16​
      • int32/uint32/cint32​
      • float/cfloat​
  • Vitis 모델 컴포저에서 VSS(Vitis 하위 시스템)로 Vitis에 AIE/HLS 커널 설계 내보내기
  • Vitis Debugger를 사용하여 Vitis 모델 컴포저에 내장된 AIE/HLS 커널 디버깅
  • Vitis 모델 컴포저의 HDL 블록 세트 업데이트
    • 단순 듀얼 포트 RAM
    • DDS Compiler ​
      • 네이티브 부동 소수점 지원 추가
      • 예제
    • FFT
      • SSR=2, 4로 네이티브 부동 소수점 지원 추가
      • Versal의 DSPFP32 프리미티브에 매핑
  • Vitis 모델 컴포저의 기타 개선 사항
    • 코드 생성에 대한 반응 시간 개선
    • 모든 설계에 대해 한 번만 시뮬레이션 실행
    • 허브 블록 구성을 JSON 파일로 저장(신속한 프로토타이핑 또는 일괄 처리에 유용)​
    • MATLAB R2024a​지원 추가
    • Red Hat Enterprise Linux(RHEL) 8.10, 9.4 지원 추가
  • 설계 고려 사항을 대체할 DRC(Design Rule Check)

  • 실행 중 변경되는 스칼라/와이어 입력 모델링(직접 I/O)
  • 임의 정밀도 부동 소수점 유형 지원
  • DSP 블록에 HLS 코드 매핑
  • 사용자가 결정하는 코드 실행 순서
  • 사용자 친화적인 방식으로 데이터 형식을 보여 주는 HLS 디버거(GNU 디버거의 자동 서식 지정 기술 사용)

AMD Vitis™ 소프트웨어 플랫폼 2024.1 릴리스 하이라이트:

AMD Versal™ AI Engine DSP 설계를 위한 개선 사항

  • AMD Versal AI Core 시리즈를 위한 개선된 DSP 라이브러리 함수
    • SSR >1에 대한 TDM(시분할 다중화) FIR 필터 함수
    • 32비트 트위들을 사용한 FFT
    • 혼합 기수 3 및 혼합 기수 5 FFT
    • 크로네커 행렬곱
    • 안정성 향상을 위한 하우스홀더 기반 QRD 솔버
    • SSR >1에 대한 DFT
    • AIE-ML을 사용하는 AMD Versal AI Edge 시리즈를 위한 새로운 DSP 라이브러리 함수
    • GEMV(일반 행렬 벡터), SSR 지원
    • GEMM(일반 행렬곱), SSR 지원
  • AIE API 개선 사항
    • Radix-3/Radix-5 FFT 지원 
    • AIE 시뮬레이터 개선 사항
    • CIPS(Control, Interfaces, and Processing System) IP 코어가 필요 없이 PL을 사용하는 AI 엔진 설계를 위한 주기 근사 시뮬레이션 기능
    • VCS, Questa, Xcelium 및 Riviera와 같은 타사 시뮬레이터를 사용한 하드웨어 에뮬레이션을 위한 AMD Vitis Analyzer 지원

Vitis 통합 소프트웨어 플랫폼의 주요 개선 사항

  • 새로운 디바이스 지원: AMD Versal™ Premium VP1902 Adaptive SoC, AMD MicroBlaze™ V 프로세서
  • Windows® 환경을 위한 개선된 임베디드 애플리케이션 개발 및 BSP 생성
  • 외부에서 컴파일된 임베디드 애플리케이션을 디버깅하기 위한 사용자 관리 흐름
  • 새로운 Bootgen GUI
  • 플랫폼 프로젝트에 대한 증분 빌드 활성화

AMD Vitis IDE의 주요 개선 사항(새로운 GUI)

  • 처리 하위 시스템의 계층적 디버깅 지원 추가
  • 프로젝트/작업 공간 내보내기 및 가져오기 지원 추가
  • Python 인터프리터 및 API 지원 추가
  • 새로운 기능 미리보기 페이지
  • 임베디드, AIE, 플랫폼 프로젝트에 대한 새로운 파일 변경 알림

Vitis의 범주별 새로워진 사항

아래 섹션을 확장하여 AMD Vitis 소프트웨어 플랫폼 2024.1의 새로운 기능과 개선 사항에 대해 자세히 알아보세요. 지원되는 플랫폼, 변경된 동작 및 알려진 문제에 대한 자세한 내용은 애플리케이션 가속 흐름임베디드 소프트웨어 개발 흐름에 대한 Vitis 소프트웨어 플랫폼 2024.1 릴리스 노트를 참조하세요.

AMD Versal AI Core 시리즈를 위한 개선된 DSP 라이브러리 함수

  • SSR >1에 대한 TDM(시분할 다중화) FIR 필터 함수
  • 32비트 트위들을 사용한 FFT
  • 혼합 기수 3 및 혼합 기수 5 FFT
  • 크로네커 행렬곱
  • 안정성 향상을 위한 하우스홀더 기반 QRD 솔버
  • SSR >1에 대한 DFT

AIE-ML을 사용하는 AMD Versal AI Edge 시리즈를 위한 새로운 DSP 라이브러리 함수

  • GEMV(일반 행렬 벡터), SSR 지원
  • GEMM(일반 행렬곱), SSR 지원

AIE API 개선 사항

  • Radix-3/Radix-5 FFT 지원 

AI Engine 시뮬레이터 개선 사항

  • CIPS(Control, Interfaces, and Processing System) IP 코어가 필요 없이 PL을 사용하는 AI 엔진 설계를 위한 주기 근사 시뮬레이션 기능
  • VCS, Questa, Xcelium 및 Riviera와 같은 타사 시뮬레이터를 사용한 하드웨어 에뮬레이션을 위한 Vitis Analyzer 지원

  • Vitis Analyzer에서 CSV 형식으로 테이블 내보내기

  • AMD Vitis 모델 컴포저 내에서 AIE 및 AIE-ML에 지원되는 새로운 DSP 함수
    • TDM(시분할 다중화) FIR 필터 함수
    • 1GSPS 이상의 처리율에서 다상 채널라이저 구축
    • DFT/IDFT - SSR 지원
    • 작은 크기에서의 처리율/지연율을 위한 최적화된 변환
    • FFT/IFFT - CINT32비트 트위들에 대한 확장 지원
    • 혼합 기수 FFT/IFFT - AIE-ML 지원
  • 모델 컴포저 허브 블록의 사용 편의성 개선 사항
  • 하드웨어 검증 흐름 개선 사항
  • v 2024.1에 추가된 OS 및 MATLAB® 버전 지원:
    • RHEL 9​​
    • MATLAB R2023a 및 R2023b

GitHub에서 새로운 예제 설계 사용 가능

  • 새로운 스텐실 pragma가 이미지 및 비디오 필터용 HLS C++ 코드를 단순화

  • 새로운 라이브러리 함수 마법사가 AMD Vitis 라이브러리 Github 리포지토리 활용

    • AMD Vivado 설계 도구용 "Solver" 및 "Vision"(OpenCV 호환) IP 생성
    • 사용 가능한 라이브러리 예제 실행
  • 메모리 인터페이스용 pragma(ap_memory)가 이제 AMD Vivado IP Integrator용 포트를 번들로 구성 가능

  • 새로운 HLS 구성 요소 비교에서는 2개 이상의 구성 요소에 대한 지표가 나란히 표시됨

  • C++ 함수를 대체하는 사용자-공급자 RTL 코드 지원(블랙박스 흐름)

  • 코드 분석기가 이제 C++ 구조체 멤버를 분해하여 성능 분석을 미세 조정 가능

  • HLS 전역 FSM 인코딩 및 안전 상태 선택을 위한 새로운 사용자 컨트롤

  • C 시뮬레이션 중 Clang 새니타이저에 액세스하여 주소 및 초기화 검사 수행