Nuevo en la plataforma de software AMD Vitis™

Funciones mejoradas de la biblioteca DSP para AIE (disponibles en las Series Versal AI Core y Versal Premium)

• Funciones de filtro FIR con TDM de​rendimiento mejorado
• Versiones de mayor rendimiento de:
• GEMV (vector de matriz general)
• GEMM (multiplicación matricial general)
• IFFT 2D, particionado a través de AIE + PL para alto rendimiento

Nuevas funciones de la biblioteca DSP para AIE-ML​(disponibles en Versal AI Edge)

• Funciones de filtro FIR con TDM de​rendimiento mejorado
• Compatibilidad con FFT de base 3 y 5
• GEMV (vector de matriz general)
• GEMM (multiplicación matricial general) 

• Estimación de latencia y rendimiento con Vitis Analyzer
• Marca qué PLIO no están disponibles con Vitis Analyzer

• Actualizaciones de AI Engine DSP Library
  • AIE (disponible en las Series Versal AI Core y Versal Premium)
    • FFT de base mixta
    • Mejoras de rendimiento de la FFT de Stockham
    • FIR con TDM
  • AIE-ML​(disponible en la Serie Versal AI Edge)
    • FIR con TDM
    • DDS (Direct Digital Synthesis, síntesis digital directa; utilizada para la generación de forma de onda)
    • Mezclador (utilizado para el cambio de frecuencia)
  • AIE-MLv2 (disponible en la Serie Versal AI Edge de 2.ª generación)
    • FIR
    • DFT
    • DDS
    • Mezclador
• Tipos de datos adicionales para Vitis Model Composer
  • Compatibilidad con cbfloat16
  • Compatibilidad con tipos de datos adicionales para señales en cascada
    • int8/uint8
    • int16/uint16/cint16
    • int32/uint32/cint32
    • float/cfloat
• Exporta diseños de kernel de AIE/HLS de Vitis Model Composer a Vitis como un VSS (subsistema de Vitis)
• Depura kernels de AIE/HLS integrados en Vitis Model Composer usando Vitis Debugger
• Actualizaciones de HDL Blockset en Vitis Model Composer
  • RAM simple de doble puerto
    • Nuevo bloque
    • Ejemplos
  • DDS Compiler
    • Se agregó compatibilidad nativa de punto flotante
    • Ejemplos
  • FFT
    • Se agregó compatibilidad nativa de punto flotante con SSR = 2, 4
    • Asignación de primitiva DSPFP32 en Versal
• Otras mejoras en Vitis Model Composer
  • Tiempo de respuesta mejorado para la generación de código
  • La simulación se ejecuta solo una vez para cualquier diseño
  • Guarda configuraciones de bloques de Hub como un archivo JSON (útil para el procesamiento por lotes o la rápida creación de prototipos)
  • Se agregó compatibilidad con MATLAB R2024a
  • Se agregó compatibilidad con Red Hat Enterprise Linux (RHEL) 8.10 y 9.4
• Comprobaciones de reglas de diseño (DRC) para reemplazar las consideraciones de diseño

Funciones mejoradas de la biblioteca DSP para la Serie AMD Versal AI Core

• Funciones de filtro FIR con multiplexación por división en el tiempo (TDM) para SSR>1
• FFT con twiddle de 32 bits
• FFT de base 3 mixta y base 5 mixta
• Producto de matrices de Kronecker
• Solucionador QRD basado en el hogar para mejor estabilidad
• DFT para SSR>1

Nuevas funciones de la biblioteca DSP para la Serie AMD Versal AI Edge con AIE-ML

• Vector de matriz general (GEMV) compatible con SSR
• Multiplicación matricial general (GEMM) compatible con SSR

Mejoras en la API del AIE

• Compatibilidad con FFT de base 3 y 5 

Mejoras en AI Engine Simulator

• Compatibilidad de simulación de ciclo aproximado para diseños de motores de IA con PL, sin necesidad de CIPS
• Compatibilidad con el analizador de Vitis para la emulación de hardware con simuladores de terceros como VCS, Questa, Xcelium y Riviera

• Exporte tablas desde el analizador de Vitis al formato CSV

• Nuevas funciones de DSP compatibles para AIE y AIE-ML dentro de AMD Vitis Model Composer
  • Funciones de filtro FIR con TDM
  • Para crear canalizadores polifásicos a 1 GSPS y rendimientos superiores
  • DFT/IDFT, compatibles con SSR
  • Transformaciones optimizadas para rendimiento/latencia en pequeños tamaños
  • FFT/IFFT, amplia compatibilidad para twiddle de CINT32-bit
  • FFT/IFFT de base mixta, compatible con AIE-ML
• Mejoras de facilidad de uso en el bloque de Model Composer Hub
• Mejoras en el flujo de validación de hardware
  
• Compatibilidad agregada de estas versiones de SO y MATLAB® con la versión 2024.1:
  • RHEL 9
  • MATLAB R2023a y R2023b

Nuevos ejemplos de diseño​disponibles en GitHub.

• Un nuevo pragma de símbolos simplifica el código HLS en C++ para filtros de imágenes y videos.

• Los nuevos wizards de función de biblioteca aprovechan el repositorio GitHub de las bibliotecas de AMD Vitis.

  • Crea IP “Solver” y “Vision” (compatibles con OpenCV) para la herramienta de diseño AMD Vivado.
  • Ejecuta los ejemplos de biblioteca disponibles.

• El pragma para la interfaz de memoria (ap_memory) ahora puede agrupar puertos para AMD Vivado IP Integrator.

• La nueva comparación de componentes HLS muestra métricas lado a lado para dos o más componentes.

• Compatibilidad con el código RTL de usuario-proveedor para reemplazar una función en C++ (flujo de caja negra).

• Code Analyzer ahora puede desagregar miembros de estructuras en C++ para ajustar con precisión el análisis de rendimiento.

• Nuevo control de usuario para la codificación de FSM global de HLS y la selección de un estado seguro.

• Acceso a desinfectantes de Clang durante la simulación de C para realizar comprobaciones de dirección e inicialización. 

Nuevas funciones de la biblioteca DSP para motores de IA

• FFT de base mixta
• Transformada discreta de Fourier (DFT)
• Multiplicación matricial y de vectores general (GEMV)

Nueva compatibilidad de API para funciones de DSP

• IP de FFT con tipos de datos de twiddle de cint32 
• Compatibilidad de cint16 para API FFT de base 4 
• “fix2flt” y “flt2fix” vectorizados implementados en la API

Nueva compatibilidad de API para AIE-ML

• Las API ahora son compatibles con tipos de datos int32/cint32 en la función sliding_mul()
• Las API ahora son compatibles con tipos de datos <float> en la función sliding_mul()
• Se proporcionan todas las rutinas de las API de AIE necesarias para ser compatibles con la multiplicación de matriz dispersa

• El compilador de AIE ahora es compatible con matrices 2D y 3D como entradas o salidas
• Vitis Analyzer ahora genera un informe de guía para ajustar el tamaño de FIFO
• Nueva compatibilidad para el kernel del simulador de múltiples procesos y la aceleración del analizador de VCD (value change dump, volcado de cambio de valor)
• Interfaz externa con el entorno MATLAB® y los generadores de tráfico Python
• Modelo AXI Stream mejorado compatible con ciclos de vacío/espera en la alineación PLIO
• Comprobación de reglas de diseño mejorada 

• Descarga de rastreo del motor de IA mediante la depuración a alta velocidad
• Compatibilidad con la creación de perfiles de hardware en NoC (network on chip, red en chip) y DDRMC (DDR Memory Controller, controlador de memoria DDR) en el entorno Vitis
• La herramienta de Vitis ahora es compatible con el rastreo AIE-ML para la tarjeta aceleradora de AI Inference Alveo™ V70 y VEK280

• Actualizaciones del bloque de motor de IA
• Compatibilidad para importar gráficos AIE-ML como bloques en Vitis Model Composer
• Nuevas funciones de DSPlib para la implementación de AIE y AIE-ML en Vitis Model Composer
• Trazado de salida de simulador de AIE para señales internas en la herramienta Simulink®
• Actualizaciones de bloques de kernel HLS
• Generación automática de banco de prueba
• Amplia compatibilidad con tipos de datos para bloques de kernel HLS
• Integración de Vitis Model Composer y la herramienta Vitis
• Generación de archivos .xo y libadf.a directamente desde Vitis Model Composer
  
• Otras mejoras
• Compatibilidad con versiones de la herramienta MATLAB®: R2021a, R2021b actualización 6, R2022a actualización 6, R2022b
• Topologías adicionales compatibles para el flujo de validación de hardware
• Nuevos ejemplos adicionales disponibles en GitHub

•  Nuevo IDE unificado de Vitis para componentes HLS
• Nuevos requisitos de licencia de Vitis HLS
• Nueva función de analizador de código para obtener estimaciones de rendimiento antes de ejecutar la síntesis de C
• Mejoras en la interfaz AXI:
  • Compatibilidad para canales laterales HLS de AXI Stream
  • Compatibilidad para el almacenamiento en caché maestro de AXI configurable por el usuario
• Otras mejoras:
  • Nuevo informe de complejidad de código para permitir la identificación de problemas de tamaño de diseño durante la síntesis de C
• Mejoras en el tiempo de compilación: Mejora media del tiempo de compilación del 20 % en la versión 2023.2 en comparación con 2023.1​¹

Biblioteca DSP: filtros FIR

• FIR de remuestreo fraccionario, FIR de tasa única, FIR de media banda y FIR de cambio de tasa mejorados para admitir anchos de bits de coeficiente mayores que el ancho de bit de datos
• El FIR de remuestreo fraccionario también es compatible con la operación SSR, ya que usa múltiples mosaicos AIE e incorpora la función de recarga de coeficiente

Solver Library

• Rendimiento de API mejorado con diseños de streaming de alto rendimiento (~300 mosaicos)
• Compatibilidad de descomposición QR y de Cholesky con las funciones de los motores de datos 4D para ayudar a leer o escribir datos de las matrices de AIE

• El compilador de AIE ahora es compatible con las matrices 2D y 3D como entradas o salidas, además de 1D.
• El compilador de AIE es compatible con construcciones de gráficos dentro de gráficos (subgráficos) y construcciones de puertos condicionales.
• Nuevas API de conversión de datos de AIE CINT-to-CFLOAT.

• Mejora de los informes de estado de AIE para generar un archivo que incluya información sobre mosaicos, eventos y registros adicionales en los mosaicos AIE-ML y AIE en el diseño.
• Descarga de rastreo de eventos de AIE a través de HSDP (high-speed differential pairs, pares diferenciales de alta velocidad) en lugar de almacenarlo en la memoria de los dispositivos Versal.
• Compatibilidad con la creación de perfiles de hardware en NoC y DDRMC en el entorno Vitis.
• Rastreo de eventos con ventana de AIE para inspeccionar una parte específica de una aplicación.

• Guía sobre el dimensionamiento FIFO para evitar interbloqueos.
• Capacidad de seleccionar los nodos que el simulador de AIE informa para reducir el tamaño del archivo VCD del simulador y acelerar la simulación.
• El simulador de AIE ahora genera un informe (visible en el analizador de Vitis) que muestra qué AIE tiene violaciones de acceso a la memoria y cómo estas corresponden a las líneas en el código gráfico de C.
• La visualización de datos en la vista de rastreo ahora también es compatible con la matriz AIE-ML.

• Nueva compatibilidad de los tipos de datos para configuraciones de filtro FIR dirigidas a motores Versal AI Engine.
• Dos nuevas funciones de punto flotante optimizadas para DSP58s en los SoC adaptables de Versal.
• Tiempo de respuesta más rápido para todas las funciones de la biblioteca de Vitis Model Composer dirigidas a motores Versal IA Engine.
• Otras mejoras:
  • Mejoras en los bloques de kernel HLS
  • Mejoras en Vitis Model Composer Hub
  • Compatibilidad para la versión R2021a, R2021b y R2022a de la herramienta MATLAB.

•  Mejoras en el rendimiento²: mejoras de latencia promedio del 5,2 % en la versión 2023.1 en comparación con 2022.2.
• Una forma sencilla de descargar, ver y crear instancias con las funciones de las bibliotecas de L1 en la herramienta Vitis HLS.
• Compatibilidad mejorada para transacciones AXI e informes de ráfaga dentro de la herramienta Vitis HLS.

Funciones de la biblioteca DSP

• La implementación del filtro FIR de superfrecuencia de muestreo (SSR) en el motor de IA ahora es compatible con la función de recarga de coeficiente y el tamaño de punto dinámico 
• Se agregó el elemento de ventana de FFT a la función FFT dirigida a la matriz de motor de IA

Funciones de Solver Library 

• Descomposición de rotación en cuadratura (QR)
• Descomposición de Cholesky

Funciones de Vision Library

• Cuatro nuevas funciones de video dirigidas a la matriz de motor de IA

Funciones de Ultrasound Library

• Varias funciones para ayudar a construir diseños de ultrasonidos médicos

• Capacidad de agregar restricciones para controlar la ubicación relativa de los kernels en la matriz de motor de IA: esto permite a los usuarios obtener un mayor rendimiento y una mejor utilización
• Modelado mejorado de las condiciones de interbloqueo de AIE en el simulador x86
• Nueva API de AIE: se agregaron API de matriz “x” vector y FFT de base 3 y 5

• Generación de informes de creación de perfiles de motor de IA en la emulación de hardware
• Detección de interbloqueo mediante XSDB (AMD System Debugger) para diseños basados en el motor de IA y PL
• Descarga continua controlada por Xilinx Runtime (XRT) del rastreo de eventos del motor de IA a través de PLIO

• Compatible con la aplicación PS en la máquina host x86 para la emulación de software
• Permite modelos funcionales SystemC para la emulación de hardware en lugar de RTL
• Permite a los usuarios simular el kernel del motor de IA con un banco de prueba RTL simple o un generador de tráfico basado en scripts de Python
• El estado del motor de IA se puede analizar durante la emulación de hardware con el analizador Vitis™

Nuevas opciones de simulación del entorno de Vitis versión 2022.2: simulación x86 del sistema del procesador y simulación x86 del motor de IA. La simulación lógica programable se puede realizar utilizando el simulador x86.

• Funciones de diseño de Versal AI Engine
• Capacidad para agregar restricciones de gráficos a los diseños de bloques de AI Engine DSP Library: mejor utilización y rendimiento
• Nueva compatibilidad para la simulación de ciclo aproximado de diseños de AI Engine
• El bloque de importación de gráficos de AI Engine detecta automáticamente los puertos RTP (Run Time Parameter, parámetro de tiempo de ejecución)
• Mejoras y adiciones en los bloques de la biblioteca DSP
• Funciones generales
• Flujo de validación de hardware compatible con diseños de sistemas heterogéneos que utilizan matriz PL y AIE
• Actualización del bloque Vitis Model Composer Hub para brindar compatibilidad con un diseño heterogéneo
  • Detección automática de subsistemas válidos de AI Engine, HDL y HLS
• Flujo de validación de hardware mejorado para diseños solo de HDL y diseños HDL → AI Engine → HDL para plataformas Versal

• Compatibilidad mejorada de estilo de codificación “paralelismo de tareas”.
  • Permite una simulación de C más rápida y una mejor QoR (Quality of Results, calidad de los resultados).
• Mejoras adicionales de rendimiento y sincronización.
  • Inferencia de ráfaga mejorada.
  • Inferencia automática de desenrollamiento, canalización, creación de particiones de matrices y pragmas insertados para un mejor rendimiento.
  • Precisión de sincronización mejorada que da como resultado un mejor cierre de sincronización a frecuencias más altas.
• Otras funciones
  • Análisis y depuración: printf insertada en código en C ahora compatible incluso después de la síntesis en el RTL.
  • Facilidad de uso: nuevo pragma de rendimiento para lograr automáticamente un intervalo de transacción determinado.
  • Las interfaces HLS::stream ahora son compatibles con la IP de FFT y FIR.

• Se agregó una nueva biblioteca de acelerador genómica (L1, L2 y L3)
• Graph Library con mejoras en L3 para el rendimiento
• Vitis Database Library con kernel multifuncional GQE
• Nuevas funciones agregadas en Vision Library
• Nuevas funciones en Vitis AIE Vision Library con adiciones y mejoras
• Vitis AIE DSP Library; el remuestreo de FIR reemplaza al interpolador fraccionario de FIR
• Nuevas API, API jxlEnc, API “leptonEnc”, API “resize” y API “WebpEnc” en Vitis Codec Library

Vitis Data Compression Library

• Mejora de compresión ZLIB con compresión Octa-Core personalizada para la solución de 8 KB
• Mejora de descompresión ZLIB con una IP personalizada para el tamaño de archivo de 8 KB

• Mejora de compatibilidad de consulta de la plataforma
• Mejora de HBM fácil de usar, capacidad para elegir un punto de entrada S_AXI específico al HMSS (HBM Memory Subsystem, subsistema de memoria de HBM) para un kernel M_AXI, inserción de RAMA (Random Access Memory Attachment, datos adjuntos de la memoria de acceso aleatorio) compatible desde los archivos de configuración

Vitis AI Engine Compiler

• Detección y análisis en hardware de parada/interbloqueo automático del motor de IA
• Análisis de la salida de estado automatizada
• Análisis de la salida de estado automatizada: búferes
• Análisis en hardware de la salida de estado manual
• Análisis de la salida de estado manual
• Mejoras de rastreo de eventos del motor de IA
• Generadores de tráfico externos AIEsim
• Mejoras en hardware de la creación de perfiles del motor de IA
• Compatibilidad del motor de IA para ventanas de difusión
• Modelo de programación gráfica mejorado de Vitis AI Engine Compiler
• Vitis AI Engine Compiler: PLIO/GMIO en gráficos ADF

HLS de Vitis

• Mejoras de análisis, nuevo visor de rastreo de línea de tiempo
• Mejoras de estilo de codificación; compatibilidad con la creación de particiones por matrices para el tipo Transmisión de bloques
• Abstracción de pragma, nuevo pragma de rendimiento (y directiva)
• Vitis Core “one liner”, Vitis HLS: nuevo visor de rastreo de línea de tiempo, nuevo pragma de RENDIMIENTO, ventanas compatibles con la transmisión de bloques
• Nuevo visor introducido
  • Muestra el perfil en tiempo de ejecución de todas las funciones vigentes en tu diseño, es decir, aquellas que se convierten en módulos.
  • Especialmente útil para ver el comportamiento de las regiones de flujo de datos después de la simulación conjunta.
  • Nativo de Vitis HLS: no hay necesidad de iniciar el visor de forma de onda xsim (herramienta externa).

Vitis Analyzer

• Mejora en Vitis Analyzer; guardar/restaurar la personalización de la línea de tiempo
• Mejora en la creación de informes; información de sincronización xclbin, report_qor_assessment, resumen de automatización de Vivado
• Mejora en la creación de perfiles; nueva infraestructura de creación de perfiles de PL habilitada, se pueden agregar varias opciones de trace_memory a fin de insertar varios monitores de memoria (solo hardware), archivo de configuración de muestra para el enlazador v++ a fin de descargar datos de rastreo de todas las UP en SLR0 a DDR0 e igual para todas las UP en SLR1 a DDR1 

Vitis IDE

• GUI de Bootgen actualizada para Versal
• Actualización de la cadena de herramientas
• XSCT (Xilin Software Command Tool), compatibilidad con STAPL, agrega el comando de generación de scripts del enlazador
• Sistema de compilación de flujo; consulta la documentación de compilación del sistema

Emulación de Vitis

• Agrega compatibilidad con Software Emulation para el reinicio automático y compatibilidad con el buzón para los kernels en ejecución permanente
• El kernel de ejecución libre no necesita while(1) para sw-emu
• Agrega compatibilidad con Software Emulation para el generador de tráfico externo
• Hardware Emulation puede utilizar el modelo de función de código fuente C de HLS para el streaming de la IP.

• Agrega xrt::system de API para sondear el número de dispositivos
• Agrega xrt::message de API para registrar mensajes
• El código host de la API nativa de XRT ahora requiere
  -std=c++17 o superior
• Agrega API experimentales xrt::Queue para la ejecución asíncrona de operaciones síncronas
• xbutil puede mostrar contadores FIFO de AIE, lo que ayuda a depurar situaciones de interbloqueo de AIE
• La opción xbutil --legacy se eliminó           
• xclbinutil --info proporciona información de sincronización para plataformas integradas
• xbutil en ARM puede cargar imágenes de SOM (system on module, sistema en módulo)
• Utilidad independiente xbtop para mostrar el comando superior de Linux como salida (reemplazando al xbutil -top heredado)
• Las utilidades XRT son compatibles con la finalización automática en Bash con la tecla de tabulación

• Actualizaciones de la plataforma de Alveo; actualizaciones de plataforma para mejorar la estabilidad, actualizaciones de gestión de tarjetas, herramienta de actualización de firmware por SC (Satellite Controller, controlador de satélite)
• Plataforma de Embedded; nueva plataforma DFX VCK190: xilinx_vck190_base_dfx_202210_1, las plataformas integradas ahora están instaladas en Vitis; Vivado agrega un nuevo diseño personalizable de ejemplo: plataforma de Vitis para MPSoC

• Revisión importante del bloque de hub de Vitis Model Composer para escalabilidad y facilidad de uso.
• El flujo de validación de hardware ahora es compatible con Linux además del hardware físico.
• Los bloques “AIE to HDL” y “HDL to AIE” ya no incluyen los bloques de puerta de enlace HDL.
• La versión 2022.1 ahora se envía con una instantánea de los ejemplos para los clientes que no tienen acceso a Internet. La herramienta le pedirá al usuario que descargue una nueva revisión de los ejemplos de GitHub si está disponible.
• Para facilitar su uso, los bloques de utilidad que no forman parte de la generación de código ahora se presentan con un color de fondo blanco.
• Navegador de biblioteca mejorado y reorganizado para la facilidad de uso.
• Compatibilidad con RHEL 8.x.
• Compatibilidad con MATLAB: R2021a y R2021b.

Nota: Las bibliotecas Vitis Accelerated Library están disponibles como descarga independiente. Se pueden descargar desde GitHub o directamente desde el IDE de Vitis también.

Nota: Para Vision Library, solo se debe contar el número de subcarpetas en L*/tests, porque cada API tiene múltiples pruebas para diferentes tipos

Vitis Vision Library

• Lógica programable (PL)
  
  • Procesamiento de imágenes monocromáticas de extremo a extremo (ISP) con CLAHE TMO (Contrast Limited Adaptive Histogram Equalization-based Tone Mapping Operator, operador de mapeo de tonos basado en la ecualización de histogramas adaptables limitados por contraste)
  • RGB-IR junto con la canalización de procesamiento de imágenes RGB-IR (ISP)
  • GTM (Global Tone Mapping, mapeo de tonos global) junto con una canalización de ISP con GTM

Vitis Data Analytics Library

• Solución de cadena de bloque de Vitis basada en bibliotecas de Vitis
  • Soluciones de minería listas para usar en Ethereum
  • De código abierto y fácil de usar e implementar con las bibliotecas de Vitis usando C++
  • Flexible y escalable con las bibliotecas de Vitis
  • Flexibilidad para minar múltiples monedas
  • Para personalizar y compilar en hardware
  • Diseño altamente optimizado
• Adición de API del analizador CSV en la biblioteca
  • El analizador CSV puede analizar archivos de valor separados por comas y generar un stream de objetos que se pueden conectar fácilmente con las API de DataFrame

Vitis Graph Library

• Nuevas bibliotecas L2 agregadas
• Louvain con renumeración
• Renumeración
• La función “weight” es compatible con la similitud coseno

Vitis Database Library

• Inicio GQE compatible con la función de entrada/salida asíncrona, junto con compatibilidad multitarjeta.
  • La compatibilidad asíncrona permitirá que la FPGA comience a procesar tan pronto como una parte de los datos de entrada esté lista. 
  • La compatibilidad multitarjeta permite identificar múltiples tarjetas Alveo que son adecuadas para trabajar.

Vitis Data Compression Library

• Compresión de varios núcleos ZSTD
  • Se creó una nueva arquitectura de varios núcleos ZSTD y se proporcionó un rendimiento de >1 Gb/s utilizando cuatro núcleos.
• Optimización de descompresión ZSTD
  • Descompresión ZSTD optimizada para el rendimiento (aumento de un 20 %) y los recursos (reducción del <30 %)
• Mejora de núcleo de stream GZIP/ZLIB para IBM
  • IP de streaming de compresión estática y dinámica personalizada (4 KB y 8 KB)
  • Funcionalidad agregada para proporcionar tamaño comprimido en el puerto TUSER
• Mejora en la descompresión GZIP/ZLIB para IBM
  • Decodificador Huffman optimizado para reducir la latencia en <1,5 K ciclos
  • Se redujeron los recursos significativamente a 6,9 K (antes era >9 K)
  • Funcionalidad de suma de comprobación ADLR32 agregada
• PoC (Proof of Concept, prueba de concepto) del compilador de sistema GZIP
  • Se creó una PoC de compilador de sistema para la solución de compresión de GZIP y se comparó con el host en OpenCL.

Vitis DSP Library

• DSPLib en GitHub desde el 2021
• Transformada rápida de Fourier (FFT/iFFT)
  • Aumento del tamaño del punto a 32 K (dependiente del tipo de datos)
  • Compatibilidad para la API de stream, así como la API de ventana
  • Potencia paralela (de 0 a 4)
    • Permite un mayor rendimiento y extiende el rango de tamaños de puntos compatibles

• Filtros FIR
  • Compatibilidad de stream inicial para FIR asimétrico/simétrico de tasa única

• DDS/mezclador
  • Nueva unidad de biblioteca en la versión 2021.2

Vitis Security Library

• Se lanzan las funciones KECCAK-256 (función hash) y CRC32C (función de suma de comprobación)

Vitis Utilities Library

• Se agregan dos implementaciones de motor de datos para depurar el problema en hardware.
  • LoadDdrToStreamWithCounter: para cargar datos desde la DDR de PL hasta el motor de IA a través del stream de AXI y registrar el recuento de datos que se envía al motor de IA.
  • StoreStreamToMasterWithCounter: para recibir datos del motor de IA a través del stream de AXI y guardarlos en la DDR de PL, así como registrar el recuento de datos que se envían a la DDR.

Xilinx Runtime Library (XRT): 

• API de XRT
  • La API nativa de XRT es compatible con el control del kernel administrado por el usuario con xrt::ip.
• Utilidades de XRT
  • Las herramientas xbutil y xbmgmt ahora vienen predeterminadas.
    • Para usar las utilidades heredadas, utiliza xbutil --legacy o xbmgmt --legacy con subcomandos heredados.
  • Nueva utilidad, xball
    • Aplica comandos xbutil o xbmgmt a todas las tarjetas de centro de datos instaladas o a una parte de ellas mediante filtros. Consulta xball --help para más detalles.
  • Un nuevo comando, xbutil configure
    • Permite habilitar, deshabilitar o configurar la memoria host PCIe y las funciones entre pares de PCIe. Consulta la documentación de XRT para obtener más detalles.
  • Todas las utilidades de XRT ahora son compatibles globalmente con la opción --force para omitir la confirmación interactiva del usuario.
• Creación de perfiles
  • Se genera un informe de resumen de perfil cuando se habilita cualquier opción de creación de perfiles.
  • Todas las tablas de resumen y las orientaciones aplicables se generan en función de las opciones de creación de perfiles permitidas en el archivo xrt.ini.
  • Nueva tabla de resumen de transferencia de datos para agregar información sobre un recurso de memoria cuando se agregan monitores a los recursos de memoria en el diseño.
  • Nuevos conjuntos de métricas de creación de perfiles de AIE para contar diferentes eventos de AIE, entre ellos, (1) excepciones de punto flotante en AIE, (2) recuentos de ejecución de mosaicos, y (3) comunicación de entrega y obtención de stream.
• Incorporado
  • Mejoras del gestor de memoria de zocl para ser compatible con cualquier sptag.

Compatibilidad de procesos múltiples de Vitis XRT para motores de IA

• API C y C++ a fin de definir modos de acceso para múltiples procesos y compartir el acceso a la misma matriz y los mismos gráficos de motor de IA.
  • ¬Protege los gráficos y la matriz de motor de IA del acceso no deseado.
• Compatibilidad con tres modos para abrir los gráficos y la matriz de motor de IA
  • Modo exclusivo (evitar el acceso de cualquier otro proceso)
  • Modo primario (solo permite que otros procesos accedan de forma no destructiva)
  • Modo compartido (solo acceso no destructivo)
• Para tenerlos en cuenta cuando se necesita compatibilidad con múltiples procesos. Por ejemplo:
  • Evitar que otros accedan a la matriz de motor de IA (acceso exclusivo).
  • Múltiples usuarios que controlan diferentes gráficos por separado (compatibilidad con múltiples aplicaciones).
  • Un usuario principal que controla el gráfico y permite que otros sondeen el estado de ejecución (acceso primario y compartido).

Estado de compatibilidad de Vitis XRT para motores de IA

API C y C++

• API versión C 
  • Para matriz de motor de IA:
    • xrtAIEDeviceOpenExclusive (modo exclusivo)
    • xrtAIEDeviceOpen (modo primario)
    • xrtAIEDeviceOpenShared (modo compartido)
  • Para gráfico de motor de IA:
    • xrtGraphOpenExclusive (modo exclusivo)
    • xrtGraphOpen (modo primario)
    • xrtGraphOpenShared (modo compartido)
• API versión C++ 
  • Modo de acceso compatible con la clase xrt::aie::device en el constructor
    • enum class access_mode : uint8_t { exclusive = 0, primary = 1, shared = 2 };
  • Modo de acceso compatible con la clase xrt::graph en el constructor
    • enum class access_mode : uint8_t { exclusive = 0, primary = 1, shared = 2, none = 3 };

• Accede a las últimas plataformas Vitis Target Platform para tarjetas Alveo y consulta la sección Introducción de la tarjeta aceleradora.
• Descarga Vitis y consulta la sección Paquetes de Alveo.

AI Engine DSP Library: nuevos bloques

• AIE DDS
• Mezclador de AIE

Compilación paralela

• Tiempos reducidos en comparación con la versión 2021.1 (por ejemplo, las siguientes cifras son para la cadena TX de 200 MHz):
• Tiempo de compilación y simulación reducido tres veces
• Tiempo de compilación reducido siete veces
• Tiempo de inactividad después de la simulación reducido de 25 s a ~0 s

Mejora de Constraint Editor

• Navegación mejorada en la versión 2021.2

Mejoras de tamaño fijo

Mejoras de bloques de tamaño variable

Compatibilidad mejorada de simulación conjunta funcional

• Exportar datos Matlab para entrada en motor de IA – xmcVitisWrite
• Importar datos de motor de IA en Matlab – xmcVitisRead
• Importar datos de motor de IA en Matlab – xmcVitisRead

Otros

• Importar un bloque de kernel del motor de IA o HLS sin entrada (bloque de origen)
• Compatibilidad con nuevos tipos de datos
  • Datos nativos int64 y uint64 de Simulink para el desarrollo del motor de IA en lugar de los tipos de datos de AMD, x_sfix64 y x_ufix64
  • accfloat y caccfloat para desarrollo de motores de IA
• Compatibilidad para Ubuntu 20.04
• Compatibilidad para MATALB 20a, 20b, 21a (no compatible con MATLAB 21b)
• Adición de nuevos ejemplos
  • Ejemplo de filtro SSR de doble stream con 64 kernels
  • Pseudo inversa (64 x 32): ejemplo de commslib
• Utiliza el comando xmcLibraryPath para apuntar a una ubicación DSPLib personalizada
• Muchas más mejoras y correcciones de errores

Nota: Las bibliotecas Vitis Accelerated Library están disponibles como descarga independiente. Se pueden descargar desde GitHub o directamente desde el IDE de Vitis también.

• API nativa de XRT estable, con API C++ para control y ejecución de gráficos de AIE; compatibilidad de rastreo y emulación de software.
• XRT proporciona nuevas API de ayuda para ayudar a los usuarios a pasar de la API de OpenCL a la API nativa de XRT en $XILINX_XRT/include/CL/cl2xrt.hpp.
• La nueva API de XRT xrt::device.get_info() puede extraer propiedades del dispositivo.
• Las utilidades xbutil y xbmgmt de próxima generación ampliamente mejoradas son ahora las predeterminadas.
• xbutil puede reportar el estado de la energía.
• xbmgmt es compatible con la escala clk de tiempo de ejecución y puede configurar el umbral de energía del usuario para proteger la placa y el servidor.
• sysfs, xbmgmt y xbutil pueden informar la dirección MAC de la placa de Alveo.
• El planificador de KDS en xocl se refactorizó para mejorar significativamente el rendimiento en cientos de procesos que ejercen múltiples unidades de procesamiento en múltiples dispositivos de forma simultánea. Para los shells heredados, se observa un pequeño porcentaje de degradación del rendimiento. Consultar el AR (Answer Record, registro de respuestas) para saber cuál es la solución adecuada.
• Compatibilidad de rastreo de depuración del controlador XRT a través de debugfs /sys/kernel/debug/xclmgmt/ y /sys/kernel/debug/xocl/.

Accede a las últimas plataformas Vitis Target Platform para tarjetas aceleradoras Alveo en www.xilinx.com/alveo. Consulta la sección Introducción de la tarjeta aceleradora en la que deseas implementar tus aplicaciones.

Consulta UG1120 - Guía del usuario de plataformas de la tarjeta aceleradora de centro de datos Alveo para obtener más detalles y conocer las actualizaciones sobre las últimas versiones de Vitis Target Platform, a medida que estén disponibles.

Plataformas nuevas 

• Alveo U200 Gen3x16 XDMA 1RP
  • Nombre: xilinx_u200_gen3x16_xdma_1_202110_1
  • Características: puente slave, P2P, kernel de GT, DDR de actualización automática
• Alveo U50 Gen3x16 sin DMA 1RP 
  • Nombre: xilinx_u50_gen3x16_nodma_1_202110_1
  • Características: puente slave, P2P, kernel de GT, con limitación de reloj

Plataformas Vitis Embedded

• La plataforma base VCK190 habilita el ECC (error correcting code, código de corrección de errores) en DDR y LPDDR; las restricciones se vuelven concisas.
• Las plataformas base MPSoC (multiprocessor system-on-chip, sistema multiprocesador en chip) aumentaron el tamaño del CMA (Contiguous Memory Allocator, asignador de memoria contigua) a 1536 M. Todos los modelos de IA de Vitis pueden funcionar con este tamaño de CMA.
• El flujo de creación de plataformas integradas se simplifica: Device Tree Generator puede generar automáticamente un nodo ZOCL; XSCT puede generar archivos BIF. Los archivos fuente de la plataforma base se reducen.

• Un completo editor de restricciones permite a los usuarios especificar cualquier restricción para los kernels de motor de IA en Vitis Model Composer. El gráfico ADF generado contendrá estas restricciones. 
• Adición de bloques de FFT e IFFT de motor de IA al navegador de bibliotecas. 
• Los usuarios ahora tienen acceso a muchas variaciones de los bloques de FIR de motor de IA en el navegador de la biblioteca. 
• Capacidad a fin de especificar coeficientes de filtro utilizando puertos de entrada para filtros FIR. 
• Adición de dos nuevos bloques de utilidad; “RTP Source” y “To Variable Size”.
• El bloque de importación de kernel de AIE mejorado ahora también es compatible con la importación de funciones de motor de IA en plantilla. 
• Capacidad a fin de especificar plataformas AMD para los diseños del motor de IA en el bloque Hub.
• A través del bloque Hub, los usuarios pueden reiniciar Vitis Analyzer en cualquier momento después de ejecutar la simulación de AIE. 
• Los usuarios ahora pueden trazar salidas de ciclo aproximado y ver el rendimiento estimado para cada salida utilizando Simulink Data Inspector. 
• Facilidad de uso mejorada para importar un gráfico como bloque utilizando solo el archivo de encabezado gráfico. 
• Renovación de la barra de progreso con el botón de cancelación.
• Uso mejorado durante la importación de un kernel de motor de IA o la simulación de un diseño cuando el directorio de trabajo y el directorio de modelo de MATLAB no son iguales. 
• Nuevo ejemplo de cadena de TX a 200 MHz. 
• Nuevos ejemplos de FFT 2d que muestran diseños con bloques HLS, HDL y de motor de IA. 

HDL

• Mejora de la velocidad de simulación para SSR FIR (más de diez veces mejorado) y SSR FFT.
• Mejora de la velocidad de simulación para bloques de memoria como RAM y FIFO.
• Questa Simulator actualizado con VHDL 2008 en el flujo de importación de la caja negra.

General

• Vitis Model Composer ahora contiene la funcionalidad de AMD System Generator for DSP.  Los usuarios que utilizan AMD System Generator for DSP pueden continuar el desarrollo con Vitis Model Composer.
• Compatibilidad con MATLAB: R2020a, R2020b y R2021a.