使用 Vivado 的 FPGA 设计流程

可掌握的技能

在本次研讨会结束后，您将能够：

• 描述通用 Artix-7 FPGA 架构
• 了解 Vivado 设计流程
• 创建和调试 HDL 设计
• 配置 FPGA 并验证硬件运行情况
• 利用架构向导 (Architecture Wizard) 配置 FPGA 架构特性，如 Clock Manager
• 使用设计约束条件传达设计时间目标
• 使用报告查明设计瓶颈
• 利用综合选项来提高性能
• 使用 IP Catalog 创建 IP 核心并将其集成到设计流程中
• 使用 Logic Analyzer 进行片上验证
• 进行仿真验证

课程概述

第 1 天：

• 7 系列架构概述
  
  
• 实验课 1：Vivado 设计流程
  • 使用 Vivado IDE 完成简单的 HDL 设计。使用 Vivado Design Suite 中提供的 XSIM HDL 仿真器进行设计仿真。生成比特流，并在硬件中进行验证。
     
• 综合技巧
  
  
• 实验课 2：综合 RTL 设计
  • 在更改默认设置和其他设置的情况下综合一个设计，并观察效果。
     
• 实现和静态时序分析
  
  
• 实验课 3：实现设计
  • 执行上一实验课的综合设计，进行时序分析，生成比特流，下载比特流并验证功能。

第 2 天：

• IP Integrator
  
  
• 实验课 4：使用 IP 目录和 IP Integrator
  • 使用 IP 目录生成时钟资源，并在设计中进行实例化。使用 IP Integrator 生成一个核，并在设计中进行实例化。
     
• 设计约束条件
  
  
• 实验课 5：设计约束条件
  • 创建类型为“I/O 管脚分配”的项目，输入管脚位置，并导出到 RTL。然后，创建时序约束并进行时序分析。
     
• 硬件调试
  
  
• 实验课 6：硬件调试
  • 使用 Mark Debug 功能和可用的 Integrated Logic Analyzer (ILA) 核心（IP 目录中提供）调试硬件。