Vivado による FPGA デザイン フロー

習得できるスキル

このワークショップを完了すると、次のことができるようになります。

• 一般的な Artix 7 FPGA アーキテクチャを説明する
• Vivado デザイン フローを理解する
• HDL デザインを作成およびデバッグする
• FPGA をコンフィギュレーションしハードウェア動作を検証する
• Architecture Wizard を使用して、クロック マネージャーなどの FPGA アーキテクチャ機能をコンフィギュレーションする
• デザイン制約を使用して、デザイン タイミング目標を伝える
• レポートを使用して、デザイン ボトルネックを特定する
• パフォーマンスを向上させる合成オプションを活用する
• IP カタログを使用して、IP コアを作成しデザイン フローへ統合する
• ロジック アナライザーを使用してオンチップ検証を行なう
• シミュレーション検証を実行する

コースの概要

1 日目:

• 7 シリーズ アーキテクチャ概要
  
  
• 演習 1: Vivado デザイン フロー
  • Vivado IDE を使用して簡単な HDL デザインを作成します。Vivado Design Suite の XSIM HDL シミュレータでデザインをシミュレーションします。ビットストリームを生成し、ハードウェアで検証します。
     
• 合成技術
  
  
• 演習 2: RTL デザインの合成
  • デフォルト設定やその他の設定を変更したデザインを合成し、その効果を観察します。
     
• インプリメンテーションとスタティック タイミング解析
  
  
• 演習 3: デザインの実装
  • 前の演習で合成したデザインをインプリメントします。タイミング解析を実行してビットストリームを生成し、ビットストリームをダウンロードして機能を検証します。

2 日目:

• IP インテグレーター
  
  
• 演習 4: IP カタログと IP インテグレーターの使用
  • IP カタログを使用してクロック リソースを生成し、デザインにインスタンシエートします。IP 統合を使用してコアを生成し、デザインにインスタンシエートします。
     
• デザイン制約
  
  
• 演習 5: デザイン制約
  • I/O プランニング タイプでプロジェクトを作成し、ピン位置を入力して rtl にエクスポートします。次に、タイミング制約を作成し、タイミング解析を実行します。
     
• ハードウェア デバッグ
  
  
• 演習 6: ハードウェア デバッグ
  • Mark Debug 機能と Integrated Logic Analyzer (ILA) コア (IP カタログで利用可能) を使用してハードウェアをデバッグします。