概观

使用 Vitis Model Composer 开发 AMD Versal™ AI Engine

AMD Vitis™ Model Composer 支持在 Simulink 环境中快速实现面向 Versal AI Engine 的算法仿真、方案探索及代码生成。为实现此目标，您需要使用 AI 引擎库块或将内核和数据流图作为块导入到 Vitis Model Composer 中，并通过配置块图形用户界面参数来控制内核和图的行为。此外，该工具还允许您使用一系列 AI 引擎和可编程逻辑 (HDL/HLS) 块对设计进行建模和仿真。通过将 Simulink 源块和接收模块与 Vitis Model Composer AI 引擎块无缝连接，可以可视化仿真结果。 

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AMD Vitis Simulink diagram
AMD Toolbox diagram

Vitis Model Composer 提供一组可用在 Simulink 环境中的性能优化块。其中包括：

AI 引擎块
  • 包括一组与 FIR、FFT、DDS 和混频器相关的复杂 AI 引擎 DSP 构建块。
  • 包含的块用于导入可部署至 Versal 器件的 AI 引擎部分的内核和计算图。
HLS（映射到 PL 并生成 HLS 代码） 
  • 提供预定义的块，其中包括用于数学、线性代数、逻辑和位运算的函数块
  • 该块用于导入可部署至 Versal 器件的 PL 部分的 HLS 内核。
HDL（映射到 PL 并生成 RTL 代码）
  • 这些块用于对逻辑、数学和 DSP 元素进行建模，并在 FPGA 上实现综合
  • 包括一个 FIR 编译器块，该块面向 Versal 设计中的专用 DSP48E1、DSP48E2 硬件资源
  • 支持 AI 引擎与 AMD HDL 块集互连的块。

视频

设计示例

探索有关如何使用 Vitis Model Composer 块的设计示例
Github 上的 AI 引擎示例
可编程逻辑 (PL) + AI 引擎设计示例

Github 教程

访问有关 AI 引擎库、HLS 和 HDL 的教程

HLS 库

这些教程可帮助您检查 Vitis Model Composer HLS 库，使用 HLS 块构建简单设计以及了解 Vitis Model Composer 支持的数据类型。

查看教程

HDL 库

这些教程将向您展示如何使用 Vitis Model Composer HDL 库在 Simulink® 中指定设计并将设计综合到 FPGA 中。 

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资源

附注
  1. 根据 2023 年 8 月 10 日的测试结果，对比 Vitis HLS 2023.2 和 Vitis HLS 2023.1，在 1000 个 Vitis L2/L3 代码库设计上测试。测试期间的系统配置：Intel Xeon E5-2690 v4 @ 2.6GHz CPU，256GB RAM，RedHat Enterprise Linux 8.6.实际性能会有所不同。系统制造商可能会采用不同的配置，因而得到不同的结果。-VGL-04
  2. 截至 2023 年 2 月 12 日，在所有 1208 个 Vitis L1 库 C 代码设计上完成基准测试。所有设计都使用一个配备 2P Intel Xeon E5-2690 CPU 的系统运行，系统装有 CentOS Linux，启用 SMT 并禁用了 Turbo Boost。预计硬件配置不会影响软件测试结果。结果可能会因软件及固件设置和配置而异 - VGL-03