Archivos de dispositivos FPGA y SoC adaptable de AMD compatibles con las pruebas de diseño, validación y fabricación de PCB.
- Archivos de distribución de pines del paquete
- Modelos de BSDL
Asignación detallada de los pines y las funciones del dispositivo utilizados para el diseño de PCB, el enrutamiento y la integración del sistema.
- Archivos de paquetes de Virtex™, Kintex™, Artix™ UltraScale™ y UltraScale+™
- Archivos de paquetes de FPGA Spartan™ 7
- Archivos de paquetes de FPGA Virtex™ 7
- Archivos de paquetes de FPGA Kintex™ 7
- Archivos de paquetes de FPGA Artix™ 7
- Archivos de paquetes de FPGA Virtex™ 6
- Archivos de paquetes de FPGA Spartan™ 6
- Archivos de paquetes de FPGA Virtex™ 5
- Archivos de paquetes de FPGA Virtex™ 4
Archivos utilizados para pruebas de análisis de límites basadas en JTAG para validar la conectividad y permitir pruebas de fabricación y depuración a nivel de placa.
Modelos de BSDL (Boundary Scan Description Language, lenguaje de descripción de análisis de límites) para los SoC Versal™, Zynq™ UltraScale+™ y Zynq™ 7000, y las FPGA UltraScale+, UltraScale™ y Serie 7
Archivo de modelo BSDL (ZIP de 26,28 MB)
Valor de la SUMA MD5: 1f84fd88930411c4afab66c1a0c570ef
Última actualización: 26 de marzo del 2026
Verificación de descarga
Para obtener detalles sobre cómo realizar la verificación, consulta UG973: notas de la versión, instalación y licencias.
Archivo de modelos BSDL para FPGA, CPLD y PROM maduras
Archivo de modelos BSDL (ZIP de 27,56 MB)
Valor de la SUMA MD5: c899ffc40a2ad0145424c703f589b00b
Última actualización: 12 de febrero del 2024