发布者: AMD
LogiCORE™ IP Serial RapidIO Gen 2 Endpoint 解决方案依据 RapidIO Gen 2.1 规范而设计，包含一个高度灵活且经过优化的 Serial RapidIO 物理层核以及一个逻辑层 (I/O) 和传输层核。
LogiCORE™ IP Serial RapidIO Gen 2 Endpoint 解决方案依据 RapidIO Gen 2.1 规范而设计，包含一个高度灵活且经过优化的 Serial RapidIO 物理层核以及一个逻辑层 (I/O) 和传输层核。该 IP 解决方案以网表形式提供，并随附配套的示例设计代码。该 Gen 2 IP 支持 1x、2x 和 4x 通道宽度。它包含可配置的缓冲器设计、参考时钟模块、复位模块和配置结构参考设计，支持用户完全根据特定应用需求灵活选择所需的功能模块。该解决方案支持 Verilog 设计环境。该 IP 核将 AXI4-Stream 接口用于数据路径，将 AXI4-Lite 接口用于配置（维护）事务。该核旨在确保时序可预测性，从而显著减少工程设计所消耗的时间，使资源能够集中用于开发满足特定用户需求的应用逻辑。
如需了解 Serial RapidIO Gen 1.3（包含针对 Gen 2 5G 线速率的扩展）LogiCORE IP，请访问 Serial RapidIO LogiCORE IP
硬件评估超时期限*：约 8 小时
| LogiCORE™ | 版本 | AXI 支持 | 软件支持 | 支持的器件系列 |
|---|---|---|---|---|
| Serial RapidIO IP Gen 2 | v4.1 | AXI-4 Stream AXI-Lite |
Vivado™ 2023.2 | Kintex™ UltraScale+™ Virtex™ UltraScale+ Zynq™ UltraScale+ Kintex UltraScale™ Virtex UltraScale Zynq 7000 Artix™ 7 Kintex 7/-2L Virtex 7/-2L/XT |
| Serial RapidIO IP Gen 2 | v1.7 | AXI-4 Stream AXI-Lite |
ISE™ 14.5 | Artix 7 Kintex 7/-2L Virtex 7/-2L/XT/HT Virtex 6 HXT/LXT/SXT/CX |
*获得上述 IP 核的硬件评估许可证，即可在设计中对核进行参数化设置、生成和实例化操作。此外，还可以执行功能仿真和时序仿真，并生成比特流以将设计下载到硬件中进行配置。
此表中的 IP 核将能够在已编程器件中正常运行一段时间。此段时间过后，IP 核将“超时”（停止运行），届时您需要重新下载并配置 FPGA。
某些 AMD 技术可能需要通过第三方启用或激活。支持的功能可能因操作系统而异。 有关具体功能，请与系统制造商确认。任何技术或产品都无法做到绝对安全。