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LogiCORE™IP Serial RapidIO Gen 2

作成者: AMD

RapidIO Gen 2.1 仕様に準拠した LogiCORE™ IP Serial RapidIO Gen 2 Endpoint ソリューションには、柔軟性に優れ、かつ最適化された Serial RapidIO 物理レイヤコアとロジック (I/O) およびトランスポートレイヤコアが含まれます。

製品番号:
- EF-DI-RIO-SITE
デザインツールサポート: ISE Design Suite, Vivado Software
ライセンス: Core License Agreement
デバイスサポート: Artix 7, Kintex 7, Kintex UltraScale, Kintex UltraScale+, Virtex 6, Virtex 7, Virtex UltraScale, Virtex UltraScale+, Zynq 7000, Zynq UltraScale+ MPSoC

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サポートするツールバージョン

製品説明

RapidIO Gen 2.1 仕様に準拠した LogiCORE™ IP Serial RapidIO Gen 2 Endpoint ソリューションには、柔軟性に優れ、かつ最適化された Serial RapidIO 物理レイヤコアとロジック (I/O) およびトランスポートレイヤコアが含まれます。この IP ソリューションは、サポートサンプルデザインコードと共にネットリストの形で提供されます。Gen 2 IP がサポートするレーン幅は、1x、2x、および 4x です。このソリューションには、コンフィギュレーション可能なバッファーデザイン、基準クロックモジュール、リセットモジュール、およびコンフィギュレーションファブリックリファレンスデザインが含まれているため、ユーザーアプリケーションに必要な機能ブロックを柔軟に選択できます。このソリューションは、Verilog デザイン環境をサポートしています。この IP は、データパス用に AXI-4 ストリーミングインターフェイスを使用し、コンフィギュレーション (メンテナンス) トランザクション用に AXI-4 Lite インターフェイスを使用します。このコアを使用することによって予想通りのタイミングを確保できるため、エンジニアリング時間を大幅に削減でき、優秀な人材をユーザー独自のアプリケーションロジックの開発に専念させることができます。

Serial RapidIO Gen 1.3 (Gen 2 の 5G ラインレート用の拡張を備える) LogiCORE IP については、Serial RapidIO LogiCORE IP をご覧ください。

主な機能と利点

1x、2x、4x Serial PHY - Artix™ 7、Kintex™ 7、Zynq™ 7000、Virtex™ 7、および Virtex 6 FPGA をサポート
1x、2x、4x Serial PHY - 1.25、2.5、3.125、5.0、および 6.25Gpbs ラインスピードをサポート
IDLE1 および IDLE2 シーケンスをサポート
パケットリトライ、stomp、送信エラー回復、スロットルベースのフロー制御、CRC をサポート
送信されるすべてのパケットで 8/16 ビットデバイス ID およびプログラマブルソース ID をサポート
優先順位に基づく Re-Transmit Suppression 機能をサポート
TX および RX バッファーの深さを個別に構成可能 (8/16/32 パケット)
データパス用に AXI4-Stream インターフェイスを使用し、コンフィギュレーションインターフェイス用に AXI4-Lite を使用

リソース使用率

Serial RapidIO Gen2 リソース使用率

資料

Vivado IP リリースノート

このアンサーには、すべての「Vivado™ IP リリースノート - すべての IP 変更ログ情報」アンサーと関連する Vivado ツールリリースがリストされています。

リリースノートを表示

PG007 - Serial RapidIO Gen2 Endpoint v4.1 製品ガイド (PG007) (v4.1)

Serial RapidIO Gen2 Endpoint Solution (SRIO Gen2 Endpoint) は、柔軟性が高く最適化された Serial RapidIO Gen2 の物理層と Serial RapidIO Gen2 の論理 (I/O) 層およびトランスポート層で構成されています。

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