Descripción general

Desarrollo de AMD Versal™ AI Engine utilizando Vitis Model Composer

AMD Vitis™ Model Composer permite la rápida simulación, exploración y generación de código de algoritmos dirigidos a motores Versal AI Engine desde el entorno de Simulink. Para ello, utiliza los bloques de biblioteca de AI Engine o importa kernels y gráficos de flujo de datos en Vitis Model Composer como bloques y controla el comportamiento de los kernels y gráficos configurando el parámetro de la GUI de bloques. La herramienta también permite modelar y simular un diseño mediante la combinación de bloques de lógica programable (HDL [hardware description language, lenguaje de descripción de hardware]/HLS [high-level synthesis, síntesis de alto nivel]) y motor de IA. Los resultados de la simulación se pueden visualizar conectando sin problemas los bloques de la fuente y el receptor de Simulink con los bloques de motor de IA de Vitis Model Composer. 

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AMD Vitis Simulink diagram
AMD Toolbox diagram

Vitis Model Composer proporciona un conjunto de bloques de rendimiento optimizado para usar en el entorno de Simulink. Estos son algunos ejemplos:

Bloques de motor de IA
  • Incluye un conjunto de componentes complejos de DSP (Digital Signal Processing, procesamiento de señales digitales) de AI Engine relacionados con FIR, FFT, DDS y mezcladores.
  • Contiene bloques para importar kernels y gráficos que se pueden dirigir a la parte de AI Engine de los dispositivos Versal.
HLS (orientado a PL y genera código HLS) 
  • Ofrece bloques predefinidos que incluyen bloques funcionales para operaciones matemáticas, de álgebra lineal, lógicas y de bits.
  • Bloque para importar kernels HLS que se pueden orientar a la porción de PL de los dispositivos Versal.
HDL (orientado a PL y genera código RTL)
  • Bloques para modelar elementos lógicos, matemáticos y de DSP y sintetizarlos en una FPGA.
  • Incluye un bloque de FIR Compiler para los recursos de hardware dedicados DSP48E1 y DSP48E2 en el diseño de Versal.
  • Bloques que admiten la conexión entre AI Engine y el conjunto de bloques de AMD HDL.

Videos

Ejemplos de diseño

Explorar ejemplos de diseño sobre cómo usar los bloques de Vitis Model Composer
Ejemplos de AI Engine en GitHub
Ejemplos de diseño de lógica programable (PL) + AI Engine

Tutoriales de GitHub

Acceder a tutoriales sobre AI Engine Library, HLS y HDL

Biblioteca de HLS

Estos tutoriales ayudan a examinar la biblioteca de HLS de Vitis Model Composer, a crear un diseño simple con bloques de HLS y a aprender acerca de los tipos de datos compatibles con Vitis Model Composer.

Ver tutoriales

Biblioteca de HDL

En estos tutoriales, se muestra cómo usar la biblioteca de HDL de Vitis Model Composer para especificar un diseño en Simulink® y sintetizarlo en una FPGA. 

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Recursos

Notas al pie
  1. Basado en pruebas realizadas el 10 de agosto del 2023, en 1000 diseños de biblioteca de códigos de L2/L3 de Vitis, con Vitis HLS versión 2023.2 en comparación con Vitis HLS 2023.1. Configuración del sistema durante las pruebas: CPU Intel Xeon E5-2690 v4 a 2,6 GHz, 256 GB de RAM, Red Hat Enterprise Linux 8.6. El rendimiento real variará. Los fabricantes de sistemas pueden variar las configuraciones, lo que arroja resultados diferentes. -VGL-04
  2. Las evaluaciones comparativas se realizaron en los 1208 diseños de código en C de la biblioteca de L1 de Vitis al 12 de febrero del 2023. Todos los diseños se ejecutaron utilizando un sistema con CPU 2P Intel Xeon E5-2690 con CentOS Linux, SMT habilitado y Turbo Boost deshabilitado. No se espera que la configuración de hardware afecte los resultados de las pruebas de software. Los resultados pueden variar en función de la configuración del software y del firmware: VGL-03