Présentation

Développement d'AMD Versal™ AI Engine avec Vitis Model Composer

AMD Vitis™ Model Composer permet la simulation, l'exploration et la génération de code rapides d'algorithmes ciblés pour Versal AI Engines à partir de l'environnement Simulink. Pour ce faire, vous pouvez utiliser les blocs de bibliothèque AI Engine ou importer des noyaux et des graphiques de flux de données dans Vitis Model Composer en tant que blocs, et contrôler le comportement des noyaux et des graphiques en configurant le paramètre de GUI (interface graphique utilisateur) du bloc. Cet outil vous permet également de modéliser et de simuler des conceptions avec des moteurs d'IA et des blocs Programmable Logic (HDL/HLS). Les résultats de simulation peuvent être visualisés en connectant de manière fluide les blocs source et récepteur Simulink aux blocs AI Engine de Vitis Model Composer. 

Zoom sur l'image
AMD Vitis Simulink diagram
AMD Toolbox diagram

Vitis Model Composer fournit un ensemble de blocs optimisés pour les performances à utiliser dans l'environnement Simulink. Il s'agit notamment des gammes suivantes :

Blocs AI Engine
  • Comprend un ensemble de blocs de construction de DSP AI Engine liés à FIR, FFT, DDS et à des mélangeurs.
  • Contient des blocs pour importer des noyaux et des graphiques qui peuvent être ciblés vers la partie AI Engine des appareils Versal.
HLS (ciblage du PL et génération de code HLS) 
  • Offre des blocs prédéfinis qui incluent des blocs fonctionnels pour les opérations mathématiques, l'algèbre linéaire, la logique et les opérations par bit
  • Bloc pour importer les noyaux HLS qui peuvent être ciblés vers la partie PL des appareils Versal.
HDL (ciblage du PL et génération de code RTL)
  • Blocs permettant de modéliser des éléments logiques, mathématiques et DSP et de les synthétiser sur un FPGA
  • Inclut un bloc de compilateur FIR qui cible les ressources hardware DSP48E1 et DSP48E2 dédiées dans la conception Versal
  • Blocs prenant en charge la connexion entre l'AI Engine et le bloc AMD HDL.

Vidéos

Exemples de conception

Découvrez des exemples de conception sur l'utilisation des blocs Vitis Model Composer
Exemples de moteurs d'IA sur Github
Exemples de conception Programmable Logic (PL) + AI Engine

Didacticiels Github

Accédez aux didacticiels sur AI Engine Library, HLS et HDL

Bibliothèque AI Engine

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Bibliothèque HLS

Ces tutoriels vous aident à examiner la bibliothèque HLS de Vitis Model Composer, à créer une conception simple à l'aide de blocs HLS et à découvrir les types de données pris en charge par Vitis Model Composer.

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Bibliothèque HDL

Ces tutoriels vous montrent comment utiliser la bibliothèque HDL Vitis Model Composer pour spécifier une conception dans Simulink® et synthétiser la conception dans un FPGA. 

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Ressources

Notes de bas de page
  1. Selon des tests réalisés le 10 août 2023, sur 1 000 conceptions de bibliothèque de code Vitis L2/L3, avec Vitis HLS version 2023.2 par rapport à Vitis HLS 2023.1. Configuration du système pendant le test : CPU Intel Xeon E5-2690 V4 @ 2,6 GHz, 256 Go de RAM, RedHat Enterprise Linux 8.6. Les performances réelles varient. Les résultats peuvent varier en fonction des configurations créées par les fabricants de systèmes. -VGL-04
  2. Les tests de référence ont été effectués sur les 1 208 conceptions de la bibliothèque Vitis L1 C-code à compter du 12 février 2023. Toutes les conceptions ont été exécutées à l'aide d'un système équipé de CPU Intel Xeon E5-2690 2P avec CentOS Linux, SMT activé, Turbo Boost désactivé. La configuration hardware ne devrait pas affecter les résultats du test software. Les résultats peuvent varier en fonction des paramètres et configurations du software et du micrologiciel - VGL-03