概述

使用 Vitis 模型編輯器開發 AMD Versal™ AI Engine

‌AMD Vitis™ 模型編輯器讓開發人員可在 Simulink 環境中,針對 Versal AI Engine 快速模擬、探索及產生演算法程式碼。為達此目的,您可以使用 AI 引擎程式庫區塊,或是匯入內核與資料流程圖,作為 Vitis 模型編輯器的區塊,並透過配置區塊 GUI 參數,控制內核和圖形的行為。該工具還可以讓您混用 AI 引擎和可程式化邏輯 (HDL/HLS) 區塊,進行建模和模擬設計。透過將 Simulink 來源和目的區塊,流暢連接 Vitis 模型編輯器的 AI 引擎區塊,即可視覺化呈現模擬結果。 

影像縮放
AMD Vitis Simulink diagram
AMD Toolbox diagram

Vitis 模型編輯器提供了一組效能最佳化區塊,可在 Simulink 環境中使用。其中包括:

AI 引擎區塊
  • 包括一組與有限脈衝響應 (Finite Impulse Response, FIR)、快速傅立葉轉換 (Fast Fourier Transform, FFT)、直接數位合成 (Direct Digital Synthesis, DDS) 和混頻器相關的複雜 AI 引擎數位訊號處理 (Digital Signal Processing, DSP) 建構區塊。
  • 包含可針對 Versal 器件的 AI 引擎部分,匯入內核與圖形的區塊。
HLS(針對 PL 且產生 HLS 程式碼) 
  • 提供預先定義的區塊,包含適用於數學、線性代數、邏輯和位元運算的函數區塊
  • 可針對 Versal 器件的 PL 部分匯入 HLS 內核的區塊。
HDL(針對 PL 且產生 RTL 程式碼)
  • 用於進行邏輯、數學和 DSP 元素建模,並在 FPGA 上合成的區塊
  • 包括一個 FIR 編譯器區塊,可針對 Versal 設計的專用 DSP48E1、DSP48E2 硬體資源進行編譯
  • 支援 AI 引擎與 AMD HDL 區塊組之間連線的區塊。

影片

設計範例

探索如何使用 Vitis 模型編輯器區塊的設計範例
Github 上的 AI 引擎範例
可程式化邏輯 (PL) + AI 引擎設計範例

Github 教學課程

取得關於 AI 引擎程式庫、HLS 和 HDL 的教學課程

HLS 程式庫

這些教學課程可協助您探索 Vitis 模型編輯器 HLS 程式庫、使用 HLS 區塊建構簡單的設計,並瞭解 Vitis 模型編輯器支援的資料類型。

HDL 程式庫

這些教學課程將示範如何使用 Vitis 模型編輯器 HDL 程式庫,在 Simulink® 環境中指定設計,並將設計合成至 FPGA。 

資源

尾註
  1. 根據 2023 年 8 月 10 日的測試,本測試使用了 1000 項 Vitis L2/L3 代碼程式庫設計,以比較 Vitis HLS 2023.2 版和 Vitis HLS 2023.1 版之間的差異。測試期間的系統配置:Intel Xeon E5-2690 v4 @ 2.6GHz 處理器、256GB RAM、RedHat Enterprise Linux 8.6。實際效能會有所不同。系統製造商可能改變配置,而產生不同的結果。-VGL-04
  2. 這批基準測試是在 2023 年 2 月 12 日進行,使用了 Vitis L1 程式庫所有的 C 程式碼設計,共 1208 項。每項設計都是在搭載雙路 Intel Xeon E5-2690 處理器的系統上運行,作業系統為 CentOS Linux,啟用 SMT,停用渦輪加速。硬體配置預期不會影響軟體測試結果。結果可能會因軟體及韌體設定和配置而異 - VGL-03