发布者: AMD
Ethernet Lite MAC (Media Access Controller) 遵循 IEEE 802.3 标准 MII（Media Independent Interface，媒体独立接口）规范（应作为权威规范），在设计中融入了必要的功能特性。
随 EDK™ 免费提供。
Ethernet Lite MAC (Media Access Controller) 遵循 IEEE 802.3 标准 MII（Media Independent Interface，媒体独立接口）规范（应作为权威规范），在设计中融入了必要的功能特性。
Ethernet Lite MAC 支持通过符合 IEEE802.3 标准的媒体独立接口 (MII) 连接业界标准的物理层 (PHY) 器件，并通过处理器本机总线 (PLB) 接口与处理器进行通信。该核可实现 10 Mbps（兆比特每秒）和 100 Mbps（也称为快速以太网）接口。其设计目标是以最少的资源提供实现以太网接口所必需的基本功能。
硬件评估超时期限*：约 1-8 小时
AMD 提供以下 Tri-Mode Ethernet MAC 解决方案：
AMD Tri-Mode Ethernet MAC 软核必须单独授权，可根据项目许可证或站点许可证进行授权。
| LogiCORE™ | 交付工具 | 许可 | AXI4 支持 | 软件支持 | 支持的器件系列 |
|---|---|---|---|---|---|
| Tri-mode Ethernet MAC v9.0 (AXI) |
Vivado™ | 必须获得许可 （EF-DI-TEMAC-PROJ 或 EF-DI-TEMAC-SITE） |
AXI4-Stream AXI4-Lite |
Vivado 2022.2 | Versal™ 自适应 SoC Artix™ UltraScale+™ Kintex™ UltraScale+ Virtex™ UltraScale+ Zynq™ UltraScale+ Kintex UltraScale™ Virtex UltraScale Zynq 7000 Artix 7 Kintex 7/-2L Virtex 7/XT/HT/-2L |
| V5.5 (AXI) | ISE™ CORE Generator™ | 必须获得许可 （EF-DI-TEMAC-PROJ 或 EF-DI-TEMAC-SITE） |
AXI4-Stream AXI4-Lite |
ISE 14.4 | Zynq 7000
|
| Tri-mode Ethernet MAC v4.6（非 AXI） |
ISE CORE Generator | 必须获得许可 （EF-DI-TEMAC-PROJ 或 EF-DI-TEMAC-SITE） |
ISE 14.1 | Virtex 6 HXT/LXT/SXT/-1L Virtex 5 FXT/SXT/LXT Virtex 5 LX Virtex 4 FX/SX/LX Spartan 6 LX/LXT Spartan 3A DSP Spartan 3/3E |
|
| AXI 1G/2.5G Ethernet Subsystem v7.2 | Vivado | 必须获得许可 （EF-DI-TEMAC-PROJ、 EF-DI-TEMAC-SITE）； 或免费使用 Virtex 器件中的嵌入式 TEMAC |
AXI4-Stream AXI4-Lite |
Vivado 2022.2 | Versal 自适应 SoC Kintex UltraScale+ Virtex UltraScale+ Zynq UltraScale+ Kintex UltraScale Virtex UltraScale Zynq 7000 Artix 7 Kintex 7 Virtex 7 Spartan 7 |
|
v3.01a |
EDK | 必须获得许可 （EF-DI-TEMAC-PROJ、 EF-DI-TEMAC-SITE）； 或免费使用 Virtex 器件中的嵌入式 TEMAC |
AXI4-Stream AXI4-Lite |
ISE 14.1 | Kintex 7 Virtex 7 Virtex 6 HXT/LXT/SXT Spartan 6 LXT/LX |
XPS_LL_TEMAC
（软核 TEMAC 配置） |
EDK | 必须获得许可 （EF-DI-TEMAC-PROJ、 EF-DI-TEMAC-SITE）； 或免费使用 Virtex 器件中的嵌入式 TEMAC |
ISE 12.4 EDK 12.4 |
Virtex 5 SXT/LXT Virtex 5 LX Virtex 4 FX/SX/LX Spartan 3A/3AN/3A-DSP |
|
|
|
Vivado
|
随 Vivado 提供 | AXI4 AXI4-Lite |
Vivado 2019.1
|
Kintex UltraScale+ Virtex UltraScale+ Zynq UltraScale+ Kintex UltraScale Virtex UltraScale Zynq 7000 Artix 7 Kintex 7 Virtex 7 |
|
v1.01b
|
EDK™ | 随 EDK 提供 | AXI4 AXI4-Lite |
EDK 14.1 | Zynq 7000 Kintex 7 Artix 7 Virtex 7 Virtex 6 HXT/LXT/SXT Spartan 6 LXT/LX |
| XPS Ethernet Lite v4.00a |
EDK | 随 EDK 提供 | ISE 12.3 | Virtex 6 HXT/LXT/SXT Virtex 5 TXT/SXT/LX Virtex 4 SX/LX/FX Spartan 6 LXT/LX Spartan 3A/3AN Spartan 3/3E |
| LogiCORE | 交付工具 | 许可 | AXI4 支持 | 软件支持 | 支持的器件系列 |
Ethernet AVB Endpoint v5.4 |
ISE™ CORE Generator™ | 必须获得许可 (EF-DI-EAVB-EPT-SITE) |
AXI4-Stream AXI4-Lite |
Vivado™ 2012.1 | Artix™ 7 Kintex™ 7/-2L Virtex 7/XT/HT/-2L |
| Ethernet AVB Endpoint v5.4 |
ISE CORE Generator | 必须获得许可 (EF-DI-EAVB-EPT-SITE) |
AXI4-Stream AXI4-Lite |
ISE 14.1 | Zynq™ 7000 Artix 7 Kintex 7/-2L Virtex™ 7/XT/HT/-2L Virtex 6 CXT/HXT/LXT/SXT/-1L Virtex 5 FXT/SXT/LXT Virtex 5 LX Spartan™ 6 LX/LXT Spartan 3A DSP |
| Ethernet AVB Endpoint v3.2 |
ISE CORE Generator | 必须获得许可 (EF-DI-EAVB-EPT-SITE) |
AXI4-Stream AXI4-Lite |
ISE 14.1 | Virtex 6 CXT/HXT/LXT/SXT/-1L Virtex 5 FXT/SXT/LXT Virtex 5 LX Spartan 6 LX/LXT Spartan 3A DSP |
| LogiCORE™ | 交付工具 | 许可 | AXI4 支持 | 软件支持 | 支持的器件系列 |
| 随 ISE™ CORE Generator™ 提供 | |||||
| Virtex™ 6 Embedded TEMAC Wrapper v2.3 (AXI) v1.6（非 AXI） |
随 ISE CORE Generator 提供 | 无需许可证 | AXI4-Stream AXI4-Lite |
ISE 14.1 | Virtex 6 CXT/HXT/LXT/SXT/-1L |
Virtex 5 Embedded TEMAC Wrapper
|
随 ISE CORE Generator 提供 | 无需许可证 | ISE 14.1 | Virtex 5 TXT/FXT/SXT/LXT | |
| Virtex 4 Embedded TEMAC Wrapper v4.8 |
随 ISE CORE Generator 提供 | 无需许可证 | ISE 12.1 | Virtex 4 FX | |
| 随 EDK™ 提供 | |||||
XPS_LL_TEMAC
（硬核 TEMAC 配置） |
随 EDK 提供 | 无需单独授权 | ISE 11.4 或更高版本 | Virtex 6 CXT/HXT/LXT/SXT/-1L Virtex 5 FXT/SXT/LXT Virtex 4 FX/SX/LX |
|
Download the required software from the AMD Downloads page. For information on New Features, Known Issues, and Patches please refer to the Licensing Solution Center.
* A Hardware Evaluation license for any of the IP cores above will enable you to parameterize, generate and instantiate these cores in your design. You will also be able to perform functional and timing simulation and generate a bitstream that you can use to download and configure your design in hardware.
The IP cores in this table will be fully functional in the programmed device for certain amount of time. After this time, the IP will "time out" (cease to function) and you will need to download and configure the FPGA again.
*获得上述 IP 核的硬件评估许可证，即可在设计中对核进行参数化设置、生成和实例化操作。此外，还可以执行功能仿真和时序仿真，并生成比特流以将设计下载到硬件中进行配置。
此表中的 IP 核将能够在已编程器件中正常运行一段时间。此段时间过后，IP 核将“超时”（停止运行），届时您需要重新下载并配置 FPGA。
某些 AMD 技术可能需要通过第三方启用或激活。支持的功能可能因操作系统而异。 有关具体功能，请与系统制造商确认。任何技术或产品都无法做到绝对安全。