-
Características principales
- Funciones de simulación
- Los flujos de simulación proporcionan la capacidad de compilar bibliotecas de simulación para los simuladores compatibles en el entorno del usuario a fin de permitir la reutilización de las bibliotecas compiladas.
- Capacidad para simular y verificar la integridad del diseño en diferentes etapas del proceso de diseño, como la simulación de comportamiento y la simulación funcional y de temporización posterior a la síntesis y posterior a la implementación.
- Integración de simulación unificada utilizando un proceso constante de tres pasos (compilar, elaborar y simular) para todos los simuladores
- Generación de scripts de simulación para simuladores empresariales de terceros que permitan la verificación utilizando entornos propios de los usuarios.
Descripción general
La verificación y la depuración del hardware son fundamentales para garantizar la funcionalidad, el rendimiento y la confiabilidad de la implementación final de la FPGA. Las funciones de verificación Vivado permiten una validación eficiente de la funcionalidad de diseño, mientras que sus funciones de depuración integrales permiten a los ingenieros localizar y resolver problemas de manera eficiente dentro de diseños complejos de FPGA.
Características
- Simulación lógica
- Programación y depuración
- IP de verificación
Flujo de simulación
AMD Vivado™ Design Suite ofrece una variedad de funcionalidades de entrada de diseño, análisis de temporización, depuración de hardware y simulación, todo incluido en un único IDE (Integrated Design Environment, entorno de diseño integrado) de última generación. Este flujo satisface las necesidades de verificación integradas y empresariales para todos los simuladores compatibles.
Vivado permite simulaciones de comportamiento, posteriores a la síntesis y posteriores a la implementación (funcional o temporizador) para el simulador Vivado totalmente integrado y los simuladores de HDL de terceros. El tiempo dedicado a la simulación al comienzo del ciclo de diseño ayuda a identificar los problemas de forma temprana y reduce significativamente los tiempos de respuesta en comparación con las etapas posteriores del flujo.
Para mejorar la flexibilidad en los entornos de verificación de usuarios, Vivado ofrece compatibilidad para un entorno integrado y proporciona scripts a fin de usarlos con configuraciones de verificación externas.
El IDE de Vivado admite los principales simuladores en modo integrado para usuarios de simulación interactiva y modo de script para ingenieros de verificación avanzada.
Aldec Active-HDL® y Riviera-PRO®, Cadence Xcelium® Simulator, Siemens EDA ModelSim® y Questasim®, Synopsys VCS® y simulador Vivado de AMD
Zoom de imagen
Simulador de Vivado
El simulador de Vivado™ es un simulador de lenguaje mixto y numerosas funciones que admite los lenguajes Verilog, SystemVerilog y VHDL. El simulador de Vivado es parte de Vivado y está disponible sin costo adicional. No tiene limitación de tamaño de diseño, instancias o línea y permite ejecutar instancias ilimitadas de simulación en lenguaje mixto mediante una única licencia Vivado.
El simulador de Vivado admite sistemas operativos Windows® y Linux® con potentes funciones de depuración que están destinadas a satisfacer las necesidades de verificación de los clientes de AMD.
El simulador de Vivado es un simulador basado en eventos de HDL (Hardware Description Language, lenguaje de descripción de hardware) que admite simulación de comportamiento y temporización para diseños de lenguaje único y lenguaje mixto.
Zoom de imagen
-
Características principales
- Compatibilidad de lenguajes
- SystemVerilog (incluye aleatorización de restricciones y cobertura funcional)
- Verilog 2001
- VHDL 93 y VHDL 2008
- Depuración y verificación
- Visor de formas de onda avanzado que admite la vista de forma de onda y transacción digital/analógica
- Herramientas integrales de depuración como puntos de interrupción, depuración de subprogramas y cross-probing (sondeo cruzado)
- Compatibilidad para la biblioteca UVM 1.2
- Cobertura funcional
- Compatibilidad para GUI y modo de script
- Cosimulación
- Interfaz de programación directa (DPI)
- Interfaz de simulación Xilinx (XSI)
Programación y depuración
La depuración de Vivado™ ofrece una variedad de soluciones para ayudar a los usuarios a depurar sus diseños de forma fácil, rápida y más eficaz. Estas soluciones consisten en herramientas, IP y flujos que permiten una amplia gama de capacidades, desde la lógica hasta la depuración a nivel de sistema mientras el diseño del usuario se ejecuta en el hardware.
Además, Vivado proporciona un entorno de diseño unificado que te permite realizar diferentes tareas de depuración dentro del mismo IDE en el que las interfaces se ven constantes y las funciones se comunican bien entre sí.
Zoom de imagen
-
Puntos destacados
- Administrador de hardware
Como parte de Vivado IDE, el administrador de hardware permite a los usuarios programar el dispositivo y depurar el diseño después de la generación de secuencia binaria. Mediante el administrador de hardware, los usuarios se conectan y programan destinos de hardware que contienen uno o más dispositivos FPGA y, a continuación, interactúan con IP de depuración en los diseños a través de interfaces Tcl o GUI, que incluyen el analizador lógico, el analizador de E/S en serie y la depuración de calibración de memoria.
- Programador de dispositivos para FPGA, dispositivos de memoria de configuración, clave/registros AES de eFuse (fusible electrónico)
- Compatibilidad de scripting Tcl para la automatización de depuración
- Depuración remota a través de la red mediante hw_server y Xilinx Virtual Cable (XVC)
- Depuración lógica
Vivado proporciona diversas funciones de IP y herramientas de depuración que te permiten realizar fácilmente la depuración lógica en el sistema del diseño implementado.
- ILA: se utiliza para activar eventos y capturar los datos de señales internas
- System ILA: se utiliza para la depuración a nivel de transacción de interfaces AXI
- VIO: se utiliza para supervisar y conducir señales internas
- JTAG-to-AXI: se utiliza para la interacción directa con interfaces AXI mediante Tcl
- Depuración de transceptor
Vivado te ofrece un método rápido y fácil para depurar y optimizar los transceptores de FPGA. Esta solución incluye una IP de depuración personalizable (IBERT) y la herramienta de analizador de E/S en serie Vivado. En conjunto, puedes tomar mediciones de BER (bit-error ratio, ratio de error de bit) en múltiples canales, realizar escaneos oculares 1D/2D y ajustar los parámetros del transceptor en tiempo real mientras los canales de E/S en serie interactúan con el resto del sistema.
Diseñado para la evaluación de PMA (Physical Medium Attachment, medio físico adjunto) y la demostración de transceptores, IBERT también incluye generadores de patrones de datos y verificadores, así como acceso a los puertos DRP (Dynamic Reconfiguration Port, puerto de reconfiguración dinámica) de los transceptores. Una vez que IBERT está implementado dentro de la FPGA, el analizador de E/S en serie Vivado interactúa con la IP y te permite crear enlaces (análogos a un canal en una placa) y analizar el margen de los enlaces mediante la ejecución de escaneos y la visualización de los resultados gráficamente.
- Depuración de calibración de memoria
La herramienta de depuración de calibración de memoria te permite depurar rápidamente los errores de calibración o datos en las interfaces de memoria (DDR4/3, RLDRAM3, QDRII+ y LPDDR3). Puedes ver y analizar la configuración del núcleo, el estado de la calibración y el margen de datos de las interfaces de memoria en cualquier momento durante la operación en el hardware.
- Depuración remota
La solución Xilinx Virtual Cable (XVC) es un protocolo basado en TCP/IP que actúa como un cable JTAG y proporciona una forma de acceder y depurar el diseño de FPGA o SoC (System-On-Chip, sistema en chip) sin usar un cable físico. La solución XVC tiene componentes tanto de hardware como de software.
- ChipScopy
ChipScopy es una API de Python que permite la programación, la comunicación y la depuración de dispositivos solo para dispositivos Versal. Las funciones Python de alto nivel permiten la conexión del servidor TCF, la programación de dispositivos, la lectura/escritura de memoria, la activación y la captura de datos ILA y la lectura/escritura de registros VIO. También permite ejecutar escaneos y barridos IBERT, leer datos del monitor del sistema, supervisar el rendimiento de la NoC (Network on Chip, red en chip) e informar métricas de DDR (Double-Data Rate, tasa de datos doble).
IP de verificación
La cartera de VIP (Verification IP, IP de verificación) de AMD ofrece a los usuarios la capacidad de verificar y depurar sus diseños en un entorno de simulación de forma fácil, rápida y más eficaz. Los núcleos de IP de verificación son modelos de verificación diseñados específicamente cuyo objetivo es garantizar la interoperabilidad y el comportamiento correctos del sistema. Las empresas del sector de la EDA (Electronic Design Automation, automatización de diseño electrónico) desarrollan VIP para interfaces basadas en estándares (AXI, PCIe, SAS, SATA, USB, HDMI, ENET, etc.). Las ventajas de usar VIP incluyen una mejor calidad de diseño y una reducción del tiempo de programación debido a la reutilización.
Los núcleos VIP de AMD son modelos de simulación basados en SystemVerilog que proporcionan una comprobación completa del protocolo AXI con aserciones con licencia ARM, admiten todos los simuladores principales y están incluidos en Vivado sin costo alguno. AMD ofrece VIP para su uso en diseños de nivel de componente AXI (AXI-MM, AXI_Stream) y que utilizan sistemas de procesamiento (Zynq™ 7000).
-
Características principales
- Generador de tráfico
Generador de tráfico AXI para AXI4, AXI4-Stream, AXI4-Lite
- VIP AXI y VIP AXI Stream
Compatibilidad total con AXI y AXI Stream Protocol Checker
- VIP de Zynq 7000 y VIP de MPSoC Zynq UltraScale+™
Compatibilidad con la simulación funcional para la aplicación basada en Zynq 7000 y MPSoC Zynq UltraScale+
- VIP de CIPS (Control, Interface, and Processing System; control, interfaz y sistema de procesamiento) Versal™
Compatibilidad de simulación funcional de IP de control, interfaz y sistema de procesamiento (CIPS)