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Principais recursos
- Recursos de simulação
- Os fluxos de simulação permitem compilar bibliotecas de simulação para os simuladores compatíveis no ambiente dos usuários, possibilitando a reutilização das bibliotecas compiladas.
- Capacidade de simular e verificar a integridade do projeto em diferentes estágios do processo de projeto, como simulação comportamental, funcional pós-síntese e de tempo e simulação funcional e de tempo pós-implementação.
- Integração de simulação unificada usando um processo consistente de 3 etapas (compilar, elaborar, simular) para todos os simuladores
- Geração de script de simulação para simuladores empresariais terceirizados para possibilitar a verificação usando próprios ambientes de usuários.
Visão geral
A verificação e a depuração de hardware são essenciais para garantir a funcionalidade, o desempenho e a confiabilidade da implementação final da FPGA. Os recursos de verificação do Vivado possibilitam a validação eficiente da funcionalidade do projeto, enquanto seus recursos abrangentes de depuração permitem aos engenheiros localizar e resolver com eficiência os problemas em projetos complexos de FPGA.
Recursos
- Simulação lógica
- Programação e depuração
- Verification IP
Fluxo de simulação
O AMD Vivado™ Design Suite fornece uma variedade de capacidades de entrada de projeto, análise de tempo, depuração de hardware e simulação, todas englobadas em um único ambiente de projeto integrado (IDE) de última geração. Este fluxo possibilita as necessidades de verificação integrada e empresarial para todos os simuladores compatíveis.
O Vivado possibilita simulações comportamentais, pós-síntese e pós-implementação (funcionais ou de tempo) para o Vivado Simulator totalmente integrado e simuladores HDL terceirizados. O tempo gasto na simulação no início do ciclo de projeto ajuda a identificar problemas antecipadamente e reduz significativamente os tempos de resposta em comparação com os estágios posteriores do fluxo.
Para auxiliar a flexibilidade em ambientes de verificação de usuário, o Vivado fornece suporte para um ambiente integrado, bem como scripts para uso com configurações de verificação externa.
O Vivado IDE é compatível com todos os principais simuladores no modo integrado para usuários de simulação interativa e no modo de script para engenheiros de verificação avançada.
Aldec — Active-HDL® e Riviera-PRO®, Cadence Xcelium® Simulator, Siemens EDA — ModelSim® e Questasim®, Synopsys VCS® e AMD Vivado Simulator
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Vivado Simulator
O Vivado™ Simulator é um simulador de linguagem mista rico em recursos que é compatível com a linguagem Verilog, SystemVerilog e VHDL. O Vivado Simulator está incluído como parte do Vivado e está disponível sem custo adicional. Ele não tem um tamanho de projeto, instâncias ou limitação de linha e permite executar instâncias ilimitadas de simulação de linguagem mista usando uma única licença do Vivado.
O Vivado Simulator é compatível com os sistemas operacionais Windows® e Linux® com poderosos recursos de depuração que visam atender às necessidades de verificação dos clientes AMD.
O Vivado Simulator é um simulador de linguagem de descrição de hardware (HDL) orientado a eventos compatível com simulação comportamental e de tempo para projetos de linguagem única e de linguagem mista.
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Principais recursos
- Suporte a linguagens
- SystemVerilog (incluindo randomização de restrições e cobertura funcional)
- Verilog 2001
- VHDL 93 e VHDL 2008
- Depuração e verificação
- Visualizador avançado de forma de onda com suporte a forma de onda digital/analógica e a visualização de transações
- Ferramentas de depuração abrangentes, como pontos de parada, depuração de subprograma e teste cruzado
- Suporte para a biblioteca UVM 1.2
- Cobertura funcional
- Oferece suporte a modo de script e GUI
- Simulação conjunta
- Interface de programação direta (DPI)
- Xilinx simulation interface (XSI)
Programação e depuração
A Depuração do Vivado™ oferece uma variedade de soluções para ajudar os usuários a depurar seus projetos de forma fácil, rápida e eficaz. Essas soluções consistem em ferramentas, IPs e fluxos que possibilitam uma ampla variedade de capacidades, desde a lógica até a depuração no nível de sistema, enquanto o projeto do usuário está sendo executado em hardware.
Além disso, o Vivado fornece um ambiente de projeto unificado que possibilita que você execute diferentes tarefas de depuração no mesmo IDE, no qual as interfaces parecem consistentes e os recursos se comunicam bem entre si.
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Destaques
- Gerenciador de hardware
Como parte do Vivado IDE, o Gerenciador de hardware possibilita aos usuários programar o dispositivo e depurar o projeto após a geração do fluxo de bits. Usando o Gerenciador de hardware, os usuários conectam e programam alvos de hardware contendo um ou mais dispositivos FPGA e, em seguida, interagem com IPs de depuração em projetos por meio de interfaces Tcl ou GUI, incluindo Logic Analyzer, Serial I/O Analyzer e Memory Calibration Debug.
- Programador de dispositivos para FPGA, dispositivos de memória de configuração, chaves/registros AES eFUSE
- Suporte a scripts Tcl para automação de depuração
- Depuração remota pela rede via hw_server e Xilinx Virtual Cable (XVC)
- Depuração lógica
O Vivado fornece vários recursos de ferramentas e IP de depuração que possibilitam a fácil execução da depuração lógica no sistema do projeto implementado.
- ILA – usado para acionar eventos e capturar dados de sinais internos
- Sistema ILA – usado para depuração em nível de transação de interfaces AXI
- VIO – usado para monitorar e conduzir sinais internos
- JTAG-to-AXI – usado para interação direta com interfaces AXI via Tcl
- Depuração do transceptor
O Vivado oferece um método rápido e fácil de depurar e otimizar transceptores de FPGA. Esta solução inclui um IP de depuração (IBERT) personalizável e uma ferramenta Vivado Serial I/O Analyzer. Usados juntos, é possível fazer medições de taxa de erros de bits (BER) em vários canais, realizar varreduras 1D/2D e ajustar parâmetros do transceptor em tempo real, enquanto seus canais de E/S seriais interagem com o restante do sistema.
Projetado para avaliação de PMA e demonstração de transceptores, o IBERT também inclui verificadores e geradores de padrão de dados, bem como acesso às portas DRP dos transceptores. Depois que o IBERT é implementado na FPGA, o Vivado Serial I/O Analyzer interage com o IP e permite que você crie links (análogos a um canal em uma placa) e analise a margem dos links, executando varreduras e visualizando os resultados graficamente.
- Memory Calibration Debug
A ferramenta Memory Calibration Debug permite que você depure rapidamente erros de calibração ou de dados em interfaces de memória (DDR4/3, RLDRAM3, QDRII+ e LPDDR3). Você sempre pode visualizar e analisar a configuração do núcleo, o status da calibração e a margem de dados das interfaces de memória a qualquer momento durante toda a operação no hardware.
- Depuração remota
A solução Xilinx Virtual Cable (XVC) é um protocolo baseado em TCP/IP que atua como um cabo JTAG e fornece uma maneira de acessar e depurar seu projeto de FPGA ou SoC sem usar um cabo físico. A solução XVC tem componentes de hardware e software.
- ChipScopy
ChipScopy é uma API em Python que permite a programação, comunicação e depuração exclusivamente para dispositivos Versal. As funções Python de alto nível permitem conexão de servidor TCF, programação de dispositivos, memória de leitura/gravação, acionar e capturar dados ILA e registros VIO de leitura/gravação. Também permite executar varreduras e verificações do IBERT, ler dados do monitor do sistema, monitorar o desempenho de NoC e informar métricas DDR.
Verification IP
O portfólio de Verification IP (VIP) da AMD fornece aos usuários a capacidade de verificar e depurar seus projetos em um ambiente de simulação de forma fácil, rápida e eficaz. Os núcleos do Verification IP são modelos de verificação desenvolvidos especificamente, cujo objetivo é garantir a interoperabilidade e o comportamento corretos do sistema. As empresas da indústria de EDA desenvolvem VIP para interfaces baseadas em padrões (AXI, PCIe, SAS, SATA, USB, HDMI, ENET, etc.). As vantagens de usar VIP incluem qualidade de projeto aprimorada e tempo de programação reduzido devido à reutilização.
Os núcleos de VIP da AMD são modelos de simulação baseados em SystemVerilog que fornecem verificação do AXI Protocol Checker com asserções licenciadas ARM, são compatíveis com todos os principais simuladores e estão incluídos no Vivado sem nenhum custo. A AMD fornece VIP para uso em projetos que usam nível de componente AXI (AXI-MM, AXI_Stream) e sistema de processamento (Zynq™ 7000).
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Principais recursos
- Traffic Generator
O AXI Traffic Generator para AXI4, AXI4-Stream, AXI4-Lite
- VIP AXI e VIP AXI Stream
Suporte completo ao AXI e AXI Stream Protocol Checker
- VIP Zynq 7000 e VIP MPSoC Zynq UltraScale+™
Suporte à simulação funcional para aplicativos baseados em MPSoC Zynq UltraScale+ e Zynq 7000
- VIP do sistema de controle, interfaces e processamento (VIP CIPS) Versal™
Suporte à simulação funcional de IP do sistema de controle, interfaces e processamento (CIPS)