概述

驗證和硬體除錯是確保最終 FPGA 實作的功能、效能和可靠性的關鍵。Vivado 的驗證功能可有效驗證設計的功能性，並具備全面的除錯功能，讓工程師能夠提高效率，迅速找出並解決複雜 FPGA 設計中的問題。

功能

模擬流程

AMD Vivado™ Design Suite 提供一系列的設計輸入、時序分析、硬體除錯和模擬功能，這些所有功能都包含在單一先進的整合式設計環境 (IDE) 中。此流程支援整合式驗證和企業驗證需求，適用於所有受到支援的模擬器。

Vivado 可為完全整合的 Vivado 模擬器和第 3 方硬體描述語言 (Hardware Description Language, HDL) 模擬器，提供行為、合成後和實作後（功能或時序）模擬。在設計週期早期花費在模擬上的時間有助於及早發現問題，與在流程的後期階段才發現相比，可顯著縮短產出時間。

為了提高使用者驗證環境的靈活性，Vivado 既支援整合式環境，也提供可與外部驗證環境搭配使用的腳本 (script)。

Vivado IDE 支援所有主流模擬器，包括互動式模擬使用者慣用的整合模式，以及進階驗證工程師所需要的腳本 (script) 模式。

Aldec - Active-HDL® 與 Riviera-PRO®、Cadence Xcelium® 模擬器、Siemens EDA – ModelSim® 與 Questasim®、Synopsys VCS®，以及 AMD Vivado 模擬器

影像縮放
AMD Vivado Simulation Flows

  • 主要功能

    模擬功能
    • 模擬流程提供了在使用者環境中，為支援的模擬器編譯模擬程式庫的功能，方面使用者重複使用編譯過的程式庫。
    • 能夠在設計過程的不同階段模擬並驗證設計完整性，例如行為模擬、合成後功能模擬和時序模擬，以及實作後功能模擬和時序模擬。
    • 統一模擬整合，所有模擬器都使用一致的 3 步驟流程（編譯、演繹、模擬）
    • 為企業第三方模擬器生成模擬腳本，以運用使用者自己的環境進行驗證。

Vivado 模擬器

Vivado™ 模擬器是一款功能豐富的混合語言模擬器，可支援 Verilog、SystemVerilog 和超高速積體電路硬體描述語言 (Very High-Speed Integrated Circuit Hardware Description Language, VHDL)。Vivado 模擬器是 Vivado 的一部分，無須額外付費即可使用。它沒有設計大小、實體或行數的限制，並且允許使用單一 Vivado 授權，執行不限數量的混合語言模擬實體。

Vivado 模擬器支援 Windows® 和 Linux® 作業系統，具有強大的除錯功能，可確實滿足 AMD 客戶的驗證需求。

Vivado 模擬器是一款硬體描述語言 (HDL) 事件驅動型模擬器，支援單一語言和混合語言設計的行為模擬和時序模擬。

影像縮放
AMD Vivado Simulator

  • 主要功能

    語言支援
    • SystemVerilog（包括限制隨機化和功能覆蓋率）
    • Verilog 2001
    • VHDL 93 和 VHDL 2008
    除錯和驗證
    • 支援數位/類比波形和交易視圖的進階波形檢視器
    • 全方位的除錯工具，例如中斷點、子程式除錯和交互定位
    • 支援 UVM 1.2 程式庫
    • 功能覆蓋率
    • 同時支援圖形使用者介面 (Graphical User Interface, GUI) 和腳本模式
    共同模擬
    • 直接程式設計介面 (DPI)
    • 賽靈思模擬介面 (XSI)

程式設計和除錯

Vivado™ 除錯提供多種解決方案，可協助使用者輕鬆、快速、高效地為其設計除錯。這些解決方案由工具、IP 和流程組成，在硬體中執行使用者設計時，支援從邏輯到系統層級除錯的各種功能。

此外，Vivado 還提供統一的設計環境，可讓您在相同 IDE 中執行不同的除錯任務，而且在該 IDE 中，介面外觀皆一致，功能之間也能順暢地進行通訊。

影像縮放
AMD Vivado Debug Diagram

  • 亮點

    Hardware Manager

    作為 Vivado IDE 的一部分，Hardware Manager 可讓使用者在生成位元流後，對器件進行程式設計，同時為相關設計除錯。使用 Hardware Manager，使用者可以連接包含一或多個 FPGA 器件的硬體目標，並對其進行程式設計，然後透過工具命令語言 (Tool Command Languag, TCL) 或 GUI 介面與設計中的除錯 IP 互動，包括邏輯分析儀、序列 I/O 分析儀，以及記憶體校準除錯。

    • 適用於 FPGA、配置記憶體器件、eFUSE AES 金鑰/暫存器的器件程式設計工具
    • TCL 腳本編寫支援，實現除錯自動化
    • 經由 hw_server 與 Xilinx Virtual Cable (XVC)，透過網路進行遠端除錯
    邏輯除錯

    Vivado 提供各種除錯 IP 和工具功能，可讓您對所實作的設計，輕鬆執行系統內邏輯除錯。

    • ILA：用於觸發事件，並從內部訊號擷取資料
    • 系統 ILA：用於 AXI 介面的交易層級除錯
    • VIO：用於監測和驅動內部訊號
    • JTAG 至 AXI：用於透過 TCL 與 AXI 介面直接互動
    收發器除錯

    Vivado 為您提供快速簡單的方法，來對 FPGA 收發器進行除錯和最佳化。此解決方案包括可客製化的除錯 IP (IBERT)，以及 Vivado 序列 I/O 分析儀工具。兩者搭配使用，您就可以在序列 I/O 通道與系統的其餘部分互動時，對多個通道進行位元錯誤率 (BER) 測量、執行 1D/2D 眼圖掃描，以及即時調整收發器參數。

    IBERT 是專為收發器的實體媒體附接層 (Physical Medium Attachment, PMA) 評估和示範而設計，當中還有資料模式生成器和檢查器，以及對收發器動態重新配置連接埠 (Dynamic Reconfiguration Port, DRP) 的功能存取。一旦在 FPGA 內實作 IBERT，Vivado 序列 I/O 分析儀就會與 IP 互動，並可讓您建立連結（模擬板上的通道），並透過執行掃描及以圖形化方式檢視結果，來分析連結的邊際多寡。

    記憶體校準除錯

    記憶體校準除錯工具可讓您快速針對記憶體介面（DDR4/3、RLDRAM3、QDRII+ 和 LPDDR3）中的校準或資料錯誤進行除錯。在硬體運作過程中，您隨時可以檢視並分析記憶體介面的核心配置、校準狀態和資料邊際量。

    遠端除錯

    Xilinx Virtual Cable (XVC) 解決方案是傳輸控制協定/網際網路協定 (Transmission Control Protocol/Internet Protocol, TCP/IP) 型的協定，其作用類似聯合測試工作群組 (Joint Test Action Group, JTAG) 線，可提供一種無須使用實體排線，即可存取 FPGA 或 SoC 設計並進行除錯的方法。XVC 解決方案同時具有硬體和軟體元件。

    ChipScopy

    ChipScopy 是 Python API，僅允許對 Versal 器件進行器件程式設計、通訊和除錯。高階 Python 函數允許 TCF 伺服器連線、器件程式設計、讀/寫記憶體、觸發和擷取 ILA 資料，以及讀/寫 VIO 暫存器。此函數還允許執行 IBERT 掃描和掃掠、讀取系統監測資料、監測晶片上網路 (Network on Chip, NoC) 效能，以及報告雙倍資料速率 (Double Data Rate, DDR) 指標。

驗證 IP

AMD 的驗證 IP (VIP) 產品組合讓使用者能夠在模擬環境中，輕鬆、快速、高效地驗證設計並加以除錯。驗證 IP 核心是專門建立的驗證模型，其目標是確保正確的互通性和系統行為。電子設計自動化 (Electronic Design Automation, EDA) 產業的公司開發了標準型介面（AXI、PCIe、SAS、SATA、USB、HDMI、ENET 等）適用的 VIP。使用 VIP 的優點包括可重複使用性，進而改善設計品質，並縮短期程。

AMD VIP 核心是以 SystemVerilog 為基礎的模擬模型，透過 ARM 授權的判定，提供完整的 AXI 協定檢查，同時支援所有主要的模擬器並免費隨附在 Vivado 中。AMD 提供的 VIP 可用於使用 AXI 元件層級（AXI-MM、AXI_Stream）和處理系統 (Zynq™ 7000) 設計的設計中。

  • 主要功能

    流量生成器

    AXI 流量生成器，適用於 AXI4、AXI4-Stream、AXI4-Lite

    AXI VIP 和 AXI Stream VIP

    完整支援 AXI 和 AXI Stream 協定檢查器

    Zynq 7000 VIP 和 Zynq UltraScale+™ MPSoC VIP

    針對以 Zynq 7000 和 Zynq UltraScale+ MPSoC 為基礎的應用，提供功能模擬支援

    Versal™ 控制、介面與處理系統 VIP (CIPS VIP)

    針對控制、介面與處理系統 (CIPS) IP 提供功能模擬支援

支援與資源