概观

验证和硬件调试对于确保最终 FPGA 实现方案的功能性、性能和可靠性至关重要。Vivado 验证功能支持高效验证设计功能性，借助其综合调试功能，工程师能够高效排查并解决复杂 FPGA 设计中存在的问题。

特性

仿真流程

AMD Vivado™ Design Suite 提供一系列设计输入、时序分析、硬件调试和仿真功能，所有这些功能都包含在一个先进的集成设计环境 (IDE) 中。该流程能够满足所有受支持的仿真器的集成验证和企业级验证需求。

Vivado 支持行为仿真、综合后仿真和实现后（功能或定时）仿真，适用于完全集成的 Vivado 仿真器和第三方 HDL 仿真器。与流程的后期阶段相比，在设计周期的早期阶段进行仿真有助于及早发现问题，从而显著缩短周转时间。

为了增强用户验证环境的灵活性，Vivado 不仅提供对集成环境的支持，同时还提供了用于外部验证设置的脚本。

Vivado IDE 支持所有主流仿真器，无论是在集成模式（适用于交互式仿真用户）还是脚本模式（适用于高级验证工程师）下，都没有问题。

Aldec - Active-HDL® 与 Riviera-PRO®、Cadence Xcelium® 仿真器、Siemens EDA – ModelSim® 与 Questasim®、Synopsys VCS® 和 AMD Vivado 仿真器

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AMD Vivado Simulation Flows

  • 主要功能特性

    仿真功能
    • 仿真流程能够在用户环境中为所支持的仿真器编译仿真库，从而实现对编译库的重复使用。
    • 能够在设计过程的不同阶段（如行为、综合后功能和时序仿真以及实现后功能及时序仿真）仿真和验证设计完整性。
    • 使用一致的 3 步流程（编译、细化、仿真）对所有仿真器进行统一仿真集成
    • 为企业级第三方仿真器生成仿真脚本，以便在用户自己的环境中进行验证。

Vivado 仿真器

Vivado™ 仿真器是一款具有丰富功能的多语言仿真器，支持 Verilog、SystemVerilog 和 VHDL 语言。随附提供的 Vivado 仿真器是 Vivado 的一部分，无需额外付费即可使用。它没有设计尺寸、实例或线路限制，允许使用单个 Vivado 许可证运行无限个混合语言仿真实例。

Vivado 仿真器支持 Windows® 和 Linux® 操作系统，具有强大的调试功能，充分满足 AMD 客户的验证需求。

Vivado 仿真器是硬件描述语言 (HDL) 事件驱动的仿真器，支持单一语言及混合语言设计的行为与时序仿真。

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AMD Vivado Simulator

  • 主要功能特性

    语言支持
    • SystemVerilog（包括约束随机化和功能覆盖）
    • Verilog 2001
    • VHDL 93 和 VHDL 2008
    调试和验证
    • 支持数字/模拟波形和事务视图的高级波形查看器
    • 断点、子程序调试和交叉探测等综合调试工具
    • 支持 UVM 1.2 库
    • 功能覆盖范围
    • 支持 GUI 和脚本模式
    协同仿真
    • 直接编程接口 (DPI)
    • Xilinx 仿真接口 (XSI)

编程和调试

Vivado™ Debug 提供多种解决方案来帮助用户更高效便捷地调试其设计。这些解决方案包含各种工具、IP 和流程，能够在用户设计在硬件中运行时，实现从逻辑到系统级调试的多种功能。

此外，Vivado 还提供统一的设计环境，助力您在同一 IDE 中执行不同的调试任务。在该 IDE 中，界面的外观一致，各种功能彼此通信良好。

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AMD Vivado Debug Diagram

  • 亮点

    硬件管理器

    作为 Vivado IDE 的一部分，硬件管理器可帮助用户编程器件并在生成比特流后调试设计。使用硬件管理器，用户可连接并编程包含一个或多个 FPGA 器件的硬件目标，然后通过 Tcl 或 GUI 接口（包括逻辑分析器、串行 I/O 分析器和存储器校准调试）与设计中的调试 IP 进行交互。

    • 面向 FPGA、配置存储器器件、eFUSE AES 键/寄存器的器件编程器
    • Tcl 脚本编写支持调试自动化
    • 通过 hw_server 和 Xilinx Virtual Cable (XVC) 通过网络进行远程调试
    逻辑调试

    Vivado 提供各种调试 IP 和工具特性，助力您为所实现的设计轻松执行系统内逻辑调试。

    • ILA – 用于触发事件和从内部信号捕获数据
    • System ILA - 用于 AXI 接口的事务级调试
    • VIO – 用于监控和驱动内部信号
    • JTAG-to-AXI – 用于通过 Tcl 与 AXI 接口直接交互
    收发器调试

    Vivado 为您提供一种轻松快捷的方法来调试和优化 FPGA 收发器。该解决方案包括一个可定制的调试 IP (IBERT) 和 Vivado 串行 I/O 分析工具。如果将二者结合使用，您可对多个通道进行误码率 (BER) 测量，执行 1D/2D 眼图扫描，并在串行 I/O 通道与系统其他部分交互时实时调整收发器参数。

    此外，IBERT 专为收发器的 PMA 评估和演示而设计，它集成了数据模式生成器和检查器，并提供对收发器 DRP 端口的访问。当在 FPGA 中实现了 IBERT 后，Vivado 串行 I/O 分析器便可与 IP 交互，允许您创建链路（类似于开发板上的通道），并通过运行扫描和以图形方式查看结果来分析链路的裕度。

    存储器校准调试

    借助存储器校准调试工具，您可以快速调试内存接口（DDR4/3、RLDRAM3、QDRII+ 和 LPDDR3）中的校准或数据错误。在硬件运行过程中，您可以随时查看和分析内存接口的核心配置、校准状态以及数据裕度。

    远程调试

    Xilinx Virtual Cable (XVC) 解决方案是一种基于 TCP/IP 的协议，类似于 JTAG 线缆，可提供一种无需使用物理线缆便可访问和调试 FPGA 或 SoC 设计的方法。XVC 解决方案具有软件及硬件组件。

    ChipScopy

    ChipScopy 是一个 Python API，只允许针对 Versal 器件进行器件编程、通信和调试。高级 Python 函数支持 TCF 服务器连接、器件编程、读写内存、触发和捕获 ILA 数据以及读写 VIO 寄存器。此外，它还支持运行 IBERT 扫描、读取系统监控数据、监控 NOC 性能以及报告 DDR 指标。

Verification IP

AMD Verification IP (VIP) 产品系列使用户能够在仿真环境下中更高效便捷地验证和调试其设计。Verification IP 核是一种专门构建的验证模型，旨在确保正确的互操作性和系统行为。EDA 行业的公司为基于标准的接口（AXI、PCIe、SAS、SATA、USB、HDMI、ENET 等）开发 VIP。使用 VIP 的优势包括提升设计质量以及通过重复使用缩短开发周期。

AMD VIP 核是基于 SystemVerilog 的仿真模型，可通过 ARM 许可的断言提供全面的 AXI 协议检查，支持所有主流仿真器，并随 Vivado 免费提供。AMD 提供的 VIP 可用于那些使用 AXI 组件级（AXI-MM、AXI_Stream）和处理系统 (Zynq™ 7000) 的设计。

  • 主要功能特性

    Traffic Generator

    适用于 AXI4、AXI4-Stream、AXI4-Lite 的 AXI Traffic Generator

    AXI VIP 和 AXI Stream VIP

    全面支持 AXI 和 AXI Stream Protocol Checker

    Zynq 7000 VIP 和 Zynq UltraScale+™ MPSoC VIP

    对基于 Zynq 7000 和 Zynq UltraScale+ MPSoC 的应用的功能仿真支持

    Versal™ 控制、接口和处理系统 VIP (CIPS VIP)

    控制、接口和处理系统 (CIPS) IP 的功能仿真支持

支持和资源