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Fonctionnalités clés
- Fonctionnalités de simulation
- Les flux de simulation permettent de compiler des bibliothèques de simulation pour les simulateurs pris en charge dans l'environnement des utilisateurs, afin de permettre la réutilisation des bibliothèques compilées.
- Possibilité de simuler et de vérifier l'intégrité de la conception à différentes étapes du processus de conception : simulation comportementale, simulation fonctionnelle et temporelle post-synthèse, et simulation fonctionnelle et temporelle post-implémentation.
- Intégration de simulation unifiée utilisant un processus cohérent en trois étapes (compilation, élaboration, simulation) pour tous les simulateurs
- Génération de scripts de simulation pour les simulateurs d'entreprise tiers, afin de permettre la vérification avec les environnements des utilisateurs.
Présentation
La vérification et le débogage hardware sont essentiels pour garantir le fonctionnement, les performances et la fiabilité de l'implémentation FPGA finale. Les fonctions de vérification de Vivado permettent de valider efficacement les fonctionnalités de la conception, et ses fonctions de débogage complètes aident les ingénieurs à localiser et à résoudre efficacement les problèmes dans les conceptions FPGA complexes.
Fonctionnalités
- Simulation logique
- Programmation et débogage
- IP de vérification
Flux de simulation
AMD Vivado™ Design Suite offre toute une gamme de fonctionnalités de conception, d'analyse de la synchronisation, de débogage du hardware et de simulation, le tout dans un seul environnement de conception intégré (IDE) de pointe. Ce flux permet de répondre aux besoins de vérification, qu'ils soient intégrés ou propres à l'entreprise, pour tous les simulateurs pris en charge.
Vivado permet d'effectuer des simulations comportementales, post-synthèse et post-implémentation (fonctionnelle ou temporelle) pour le simulateur Vivado entièrement intégré et les simulateurs HDL tiers. La simulation effectuée au début du cycle de conception permet d'identifier les problèmes en amont et réduit considérablement les délais d'exécution dans les étapes ultérieures du flux.
Pour plus de flexibilité dans les environnements de vérification des utilisateurs, Vivado prend en charge un environnement intégré et fournit des scripts à utiliser avec les configurations de vérification externes.
L'IDE Vivado prend en charge tous les principaux simulateurs, en mode intégré pour les utilisateurs de simulation interactive, et en mode script pour les ingénieurs de vérification avancés.
Aldec - Active-HDL® et Riviera-PRO®, Cadence Xcelium® Simulator, Siemens EDA – ModelSim® et Questasim®, Synopsys VCS® et AMD Vivado Simulator
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Vivado Simulator
Vivado™ Simulator est un simulateur en langage mixte, riche en fonctionnalités, qui prend en charge Verilog, SystemVerilog et VHDL. Vivado Simulator est inclus dans Vivado et est disponible sans frais supplémentaires. Ne comporte pas de limite de taille de conception, d'instances ou de ligne et permet d'exécuter un nombre illimité d'instances de simulation dans plusieurs langages à l'aide d'une seule licence Vivado.
Vivado Simulator prend en charge les systèmes d'exploitation Windows® et Linux® avec de puissantes fonctionnalités de débogage destinées à répondre aux besoins de vérification des clients AMD.
Vivado Simulator est un simulateur basé sur les événements de langage de description du matériel (HDL) qui prend en charge la simulation comportementale et temporelle pour les conceptions en langage unique et en langage mixte.
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Fonctionnalités clés
- Prise en charge des langages
- SystemVerilog (y compris randomisation des contraintes et couverture fonctionnelle)
- Verilog 2001
- VHDL 93 et VHDL 2008
- Débogage et vérification
- Visualiseur de forme d'onde avancée prenant en charge les formes d'onde numérique/analogique et la vue de transaction
- Outils de débogage complets, notamment breakpoints, débogage de sous-programme et cross-probing
- Prise en charge de la bibliothèque UVM 1.2
- Protection fonctionnelle
- Prend en charge à la fois le mode GUI et le mode script
- Co-simulation
- Interface de programmation directe (DPI)
- Interface de simulation Xilinx (XSI)
Programmation et débogage
Vivado™ Debug offre différentes solutions pour aider les utilisateurs à déboguer leurs conceptions facilement, rapidement et plus efficacement. Ces solutions se composent d'outils, d'IP et de flux qui offrent un large éventail de capacités, de la logique au débogage au niveau du système, pendant que la conception utilisateur est exécutée sur le hardware.
En outre, Vivado fournit un environnement de conception unifié qui vous permet d'effectuer différentes tâches de débogage au sein du même IDE, avec des interfaces offrant une apparence cohérente et des fonctions communiquant bien entre elles.
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Points principaux
- Hardware Manager
Dans l'IDE Vivado, Hardware Manager permet aux utilisateurs de programmer l'appareil et de déboguer la conception après la génération du bitstream. À l'aide de Hardware Manager, les utilisateurs se connectent et programment des cibles hardware contenant un ou plusieurs appareils FPGA, puis interagissent avec les IP de débogage dans les conceptions, via des scripts Tcl ou des interfaces GUI, incluant l'analyseur logique, l'analyseur d'E/S série et le débogage d'étalonnage de mémoire.
- Programmateur d'appareil pour FPGA, appareils de mémoire de configuration, clé/registres eFUSE AES
- Prise en charge des scripts Tcl pour l'automatisation du débogage
- Débogage à distance sur le réseau via hw_server et Xilinx Virtual Cable (XVC)
- Débogage logique
Vivado fournit diverses fonctionnalités de débogage IP et d'outils qui vous permettent d'effectuer facilement le débogage logique intégré de votre conception une fois implémentée.
- ILA – utilisé pour le déclenchement d'événements et la capture des données à partir de signaux internes
- Système ILA – utilisé pour le débogage au niveau de la transaction des interfaces AXI
- VIO – utilisé pour la surveillance et l'entraînement des signaux internes
- JTAG vers AXI – utilisé pour l'interaction directe avec les interfaces AXI via Tcl
- Débogage du transceiver
Vivado vous offre une méthode rapide et facile pour déboguer et optimiser les transceivers FPGA. Cette solution comprend une IP de débogage personnalisable (IBERT) et l'outil d'analyseur d'E/S série Vivado. Ensemble, ils fournissent des mesures de rapport d'erreur de bit (BER) multicanaux, permettent d'effectuer des scans oculaires 1D/2D et de régler les paramètres du transceiver en temps réel pendant que vos canaux d'E/S série interagissent avec le reste du système.
Conçu pour l'évaluation PMA et la démonstration des transceivers, l'IBERT inclut également des générateurs et des contrôleurs de modèles de données, ainsi que l'accès aux ports DRP des transceivers. Une fois l'IBERT implémenté dans le FPGA, l'analyseur d'E/S série Vivado interagit avec l'IP et vous permet de créer des liaisons (analogues à un canal sur une carte) et d'analyser la marge des liaisons en exécutant des analyses et en affichant les résultats sous forme graphique.
- Débogage d'étalonnage de la mémoire
L'outil de débogage d'étalonnage de la mémoire vous permet de déboguer rapidement les erreurs d'étalonnage ou de données dans les interfaces de mémoire (DDR4/3, RLDRAM3, QDRII+ et LPDDR3). Vous pouvez afficher et analyser la configuration du cœur, le statut d'étalonnage et la marge de données des interfaces mémoire, à tout moment, tout au long du fonctionnement sur le hardware.
- Débogage à distance
La solution Xilinx Virtual Cable (XVC) est un protocole TCP/IP qui agit comme un câble JTAG, et fournit un moyen d'accéder à votre conception FPGA ou SoC et de la déboguer sans utiliser de câble physique. La solution XVC comporte des composants software et hardware.
- ChipScoPy
ChipScoPy est une API Python qui permet la programmation, la communication et le débogage des appareils Versal uniquement. Les fonctions Python de haut niveau permettent de connecter le serveur TCF, de programmer les appareils, de lire et d'écrire les mémoires, de déclencher et de capturer les données ILA, et de lire et d'écrire les registres VIO. Elles permettent également d'exécuter des scans et des balayages IBERT, de lire les données du moniteur système, de surveiller les performances du NoC et de créer des rapports sur les métriques DDR.
IP de vérification
Le portefeuille d'IP de vérification (VIP) d'AMD permet aux utilisateurs de vérifier et de déboguer leurs conceptions dans un environnement de simulation, de manière simple, rapide et plus efficace. Les cœurs d'IP de vérification sont des modèles de vérification spéciaux dont l'objectif est de garantir l'interopérabilité et le comportement du système. Les entreprises du secteur EDA développent des VIP pour les interfaces basées sur des normes (AXI, PCIe, SAS, SATA, USB, HDMI, ENET, etc.). Les VIP permettent d'améliorer la qualité des conceptions et de réduire le temps de planification grâce à la réutilisation.
Les cœurs VIP d'AMD sont des modèles de simulation basés sur SystemVerilog, inclus dans Vivado sans frais supplémentaires, qui fournissent un contrôle complet du protocole AXI avec des assertions ARM sous licence, prennent en charge tous les principaux simulateurs. AMD fournit des VIP pour les conceptions utilisant des composants AXI (AXI-MM, AXI_Stream) et des systèmes de traitement (Zynq™ 7000).
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Fonctionnalités clés
- Générateur de trafic
Générateur de trafic AXI pour AXI4, AXI4-Stream, AXI4-Lite
- AXI VIP et AXI Stream VIP
Prise en charge complète d'AXI et d'AXI Stream Protocol Checker
- VIP Zynq 7000 et VIP MPSoC Zynq UltraScale+™
Prise en charge de la simulation fonctionnelle pour les applications basées sur Zynq 7000 et Zynq UltraScale+ MPSoC
- Contrôle, interfaces et système de traitement (CIPS VIP) Versal™
Prise en charge de la simulation fonctionnelle de l'IP de contrôle, d'interfaces et de système de traitement (CIPS)