Übersicht

Verifizierung und Hardware-Debugging sind wichtig, um die Funktionalität, Leistung und Zuverlässigkeit der finalen FPGA-Implementierung zu gewährleisten. Die Verifizierungsfunktionen von Vivado ermöglichen eine effiziente Validierung der Designfunktionalität, während die umfassenden Debugging-Funktionen Ingenieuren die effiziente Lokalisierung und Behebung von Problemen in komplexen FPGA-Designs ermöglichen.

Funktionen

Simulations-Flow

AMD Vivado™ Design Suite bietet eine Vielzahl von Designeinstiegs-, Timing-Analyse-, Hardware-Debugging- und Simulationsfunktionen, die alle in einer einzigen, hochmodernen integrierten Designumgebung (IDE) enthalten sind. Dieser Flow ermöglicht sowohl die integrierte als auch die unternehmensweite Verifizierung aller unterstützten Simulatoren.

Vivado ermöglicht Verhaltens-, Post-Synthese- und Post-Implementierungssimulationen (für Funktionen oder Timing) für den vollständig integrierten Vivado Simulator und HDL-Simulatoren von Drittanbietern. Der Zeitaufwand für die Simulation zu Beginn des Designzyklus hilft dabei, Probleme frühzeitig zu erkennen und die Bearbeitungszeiten im Vergleich zu späteren Phasen des Flows erheblich zu verkürzen.

Um die Flexibilität in Umgebungen zur Benutzerüberprüfung zu steigern, bietet Vivado sowohl Unterstützung für eine integrierte Umgebung als auch Skripte zur Verwendung mit externen Verifizierungseinstellungen.

Die Vivado IDE unterstützt alle wichtigen Simulatoren im integrierten Modus für interaktive Simulationsbenutzer und im Skriptmodus für fortgeschrittene Verifikationsingenieure.

Aldec – Active-HDL® und Riviera-pro®, Cadence Xcelium® Simulator, Siemens EDA – ModelSim® und Questasim®, Synopsys VCS® und AMD Vivado Simulator

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AMD Vivado Simulation Flows

  • Hauptmerkmale

    Simulationsfunktionen
    • Simulations-Flows bieten die Möglichkeit, Simulationsbibliotheken für die unterstützten Simulatoren in der Benutzerumgebung zu kompilieren, um die Wiederverwendung kompilierter Bibliotheken zu ermöglichen.
    • Fähigkeit zur Simulation und Verifizierung der Designintegrität in verschiedenen Phasen des Designprozesses, z. B. Verhaltens-, Post-Synthese-Funktions- und Timing-Simulation sowie Funktions- und Timing-Simulation nach der Implementierung.
    • Einheitliche Simulationsintegration mit konsistentem 3-Schritte-Prozess (Kompilieren, Ausarbeiten, Simulieren) für alle Simulatoren
    • Simulationsskriptgenerierung für Simulatoren von Drittanbietern auf Unternehmensebene, um die Verifizierung mithilfe von benutzereigenen Umgebungen zu ermöglichen.

Vivado Simulator

Der Vivado™ Simulator ist ein vielseitiger Simulator für gemischte Sprachen, der Verilog-, SystemVerilog- und VHDL-Sprachen unterstützt. Der Vivado Simulator ist im Preis von Vivado inbegriffen. Er hat keine Begrenzungen in Bezug auf Designgröße, Instanzen oder Linien und ermöglicht die Ausführung von unbegrenzten Instanzen von Simulationen mit gemischten Sprachen mit einer einzigen Vivado-Lizenz.

Vivado Simulator unterstützt sowohl Windows® als auch Linux® Betriebssysteme mit leistungsstarken Debugging-Funktionen, die auf die Verifizierungsanforderungen von AMD Kunden ausgerichtet sind.

Vivado Simulator ist ein ereignisgesteuerter Simulator für Hardware-Beschreibungssprachen (HDL), der Verhaltens- und Timing-Simulationen für Designs mit einer Sprache und gemischten Sprachen unterstützt.

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AMD Vivado Simulator

  • Hauptmerkmale

    Sprachunterstützung
    • SystemVerilog (einschließlich Randomisierung und Funktionsabdeckung)
    • Verilog 2001
    • VHDL 93 und VHDL 2008
    Debugging und Verifizierung
    • Erweiterter Waveform Viewer, der eine digitale/analoge Kurven- und Transaktionsansicht unterstützt
    • Umfassende Debugging-Tools wie Breakpoints, Subprogramm-Debugging und Cross-Probing
    • Unterstützung der UVM 1.2-Bibliothek
    • Funktionale Abdeckung
    • Unterstützt GUI- und Skriptmodus
    Co-Simulation
    • Direkte Programmierschnittstelle (DPI)
    • Xilinx Simulationsschnittstelle (XSI)

Programmierung und Debugging

Vivado™ Debug bietet eine Vielzahl von Lösungen, mit denen Benutzer ihre Designs einfach, schnell und effektiver debuggen können. Diese Lösungen bestehen aus Tools, IPs und Flows, die eine breite Palette von Funktionen von Logik bis zum Debuggen auf Systemebene ermöglichen, während das Benutzerdesign in der Hardware ausgeführt wird.

Darüber hinaus bietet Vivado eine einheitliche Designumgebung, mit der Sie verschiedene Debug-Aufgaben innerhalb derselben IDE ausführen können, in der Schnittstellen ein konsistentes Aussehen bieten und Funktionen gut miteinander kommunizieren.

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AMD Vivado Debug Diagram

  • Highlights

    Hardware Manager

    Als Teil der Vivado IDE ermöglicht Hardware Manager es Benutzern, den Chip zu programmieren und das Design nach der Bitstream-Generierung zu debuggen. Mithilfe von Hardware Manager verbinden und programmieren Benutzer Hardwareziele, die ein oder mehrere FPGA-Chips enthalten, und interagieren dann mit Debug-IPs in Designs über Tcl- oder GUI-Schnittstellen, einschließlich Logic Analyzer, Serial I/O Analyzer und Memory Calibration Debug.

    • Chip-Programmierung für FPGA, Konfigurationsspeichergeräte, eFUSE AES-Schlüssel/Register
    • Unterstützung von Tcl-Skripten für Debug-Automatisierung
    • Remote-Debugging über das Netzwerk mithilfe von hw_server und Xilinx Virtual Cable (XVC)
    Logik-Debugging

    Vivado bietet verschiedene Debug-IP- und Tool-Funktionen, mit denen Sie das systeminterne Debugging der Logik Ihres implementierten Designs problemlos durchführen können.

    • ILA – dient zum Auslösen von Ereignissen und zur Erfassung der Daten aus internen Signalen
    • System ILA – wird für das Debuggen von AXI-Schnittstellen auf Transaktionsebene verwendet
    • VIO – wird zur Überwachung und Steuerung interner Signale verwendet
    • JTAG-zu-AXI – wird für die direkte Interaktion mit AXI-Schnittstellen über Tcl verwendet
    Transceiver-Debugging

    Vivado bietet Ihnen eine schnelle und einfache Methode zum Debuggen und Optimieren von FPGA-Transceivern. Diese Lösung umfasst eine anpassbare Debug-IP (IBERT) und ein serielles I/O-Analyzer-Tool von Vivado. Zusammen können Sie Messungen des Bit-Error-Verhältnisses (BER) auf mehreren Kanälen ermitteln, 1D/2D-Eye-Scans durchführen und Transceiver-Parameter in Echtzeit anpassen, während Ihre seriellen E/A-Kanäle mit dem Rest des Systems interagieren.

    IBERT wurde für die PMA-Evaluierung und -Vorführung von Transceivern entwickelt und umfasst außerdem Datenmuster-Generatoren und Prüftools sowie Zugriff auf die DRP-Ports von Transceivern. Sobald IBERT innerhalb des FPGA implementiert ist, interagiert der Vivado Serial I/O Analyzer mit der IP und ermöglicht Ihnen, Links (analog zu einem Kanal auf einer Platine) zu erstellen und den Rand der Links zu analysieren, indem Scans durchgeführt und die Ergebnisse grafisch angezeigt werden.

    Debugging der Speicherkalibrierung

    Das Debug-Tool für die Speicherkalibrierung ermöglicht das schnelle Debugging von Kalibrierungs- oder Datenfehlern in Speicherschnittstellen (DDR4/3, RLDRAM3, QDRII+ und LPDDR3). Sie können die Core-Konfiguration, den Kalibrierungsstatus und die Datenmarge der Speicherschnittstellen jederzeit während des gesamten Betriebs in der Hardware anzeigen und analysieren.

    Remote-Debugging

    Die Xilinx Virtual Cable(XVC)-Lösung ist ein TCP/IP-basiertes Protokoll, das wie ein JTAG-Kabel fungiert und eine Möglichkeit bietet, ohne ein physisches Kabel auf Ihr FPGA- oder SoC-Design zuzugreifen und dieses zu debuggen. Die XVC-Lösung besteht aus Hardware- und Softwarekomponenten.

    ChipScopy

    ChipScopy ist eine Python-API, die die Chipprogrammierung, Kommunikation und das Debugging nur für Versal Chips ermöglicht. Die Python-Funktionen auf hoher Ebene ermöglichen TCF-Serververbindungen, Chipprogrammierung, Lese-/Schreibzugriff auf Speicher, das Auslösen und Erfassen von ILA-Daten und den Lese-/Schreibzugriff auf VIO-Register. Außerdem können IBERT-Scans und -Sweeps​ ausgeführt, Systemmonitordaten gelesen, die NOC-Leistung überwacht und DDR-Metriken gemeldet werden.

Verification IP

Das Verification IP(VIP)-Portfolio von AMD bietet Benutzern die Möglichkeit, ihre Designs in einer Simulationsumgebung einfach, schnell und effektiver zu verifizieren und zu debuggen. Verification IP-Kerne sind speziell entwickelte Verifizierungsmodelle, deren Ziel es ist, die korrekte Interoperabilität und das korrekte Systemverhalten sicherzustellen. Unternehmen in der EDA-Branche entwickeln VIP für standardbasierte Schnittstellen (AXI, PCIe, SAS, SATA, USB, HDMI, ENET usw.). Zu den Vorteilen der VIP-Nutzung gehören verbesserte Designqualität und eine verkürzte Zeitplanung aufgrund der Wiederverwendbarkeit.

AMD VIP Cores sind SystemVerilog-basierte Simulationsmodelle, die eine vollständige AXI-Protokollprüfung mit ARM-lizenzierten Assertions ermöglichen, alle wichtigen Simulatoren unterstützen und kostenlos in Vivado enthalten sind. AMD bietet VIP für die Verwendung in Designs auf AXI-Komponentenebene (AXI-MM, AXI_Stream) und in Verarbeitungssystemen (Zynq™ 7000).

  • Hauptmerkmale

    Traffic Generator

    AXI Traffic Generator für AXI4, AXI4-Stream, AXI4-Lite

    AXI VIP und AXI STREAM VIP

    Vollständige Unterstützung von AXI und AXI Stream Protocol Checker

    Zynq 7000 VIP und Zynq UltraScale+™ MPSoC VIP

    Unterstützung für funktionale Simulationen für Zynq 7000 und Zynq UltraScale+ MPSoC-basierte Anwendungen

    Versal™ Steuerungs-, Schnittstellen- und Verarbeitungssystem (Control, Interfaces, and Processing System) (CIPS VIP)

    Unterstützung der funktionalen Simulation von Control, Interfaces, and Processing System (CIPS) IP

Unterstützung und Ressourcen