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Vivado IP Integrator 的主要特性和优势
- 紧密集成在 Vivado 集成型设计环境中
- 将 IP Integrator 分层子系统无缝纳入整个设计中
- 快速捕获和封装 IP Integrator 设计，以实现重复使用
- 支持图形和基于 Tcl 的设计流
- 快速仿真和多个设计视图间交叉探测
- 支持所有设计域
- 支持处理器或无处理器设计
- 算法集成（Vitis HLS 和 Model Composer）和 RTL 级 IP
- 融 DSP、视频、模拟、嵌入式、连接功能和逻辑为一体
- 支持基于项目的 DFX 流
- 专注于提高设计人员生产力
- 在设计装配过程中，对复杂接口级连接进行 DRC
- 常见设计错误的识别和纠正
- 将 IP 参数自动传播到互连 IP
- 系统级优化
- 自动设计辅助
- 增强型协作支持
- 增强型协作支持
- 使用 Block Design Container 的基于团队的设计可实现可重用性和模块化设计
- 版本控制方面的改进，将源文件与生成的文件分开
- 用于比较两个块设计的块设计差异工具
概观
AMD Vivado™ 支持传统 HDL 中的设计输入，如 VHDL 和 Verilog。此外，它还支持 IP Integrator (IPI) 这个基于图形用户界面的工具，可实现即插即用 IP 集成设计环境。
Vivado Design Suite 为当今复杂的 FPGA 和自适应 SoC 提供出色的综合及实现方案，并内置时序收敛功能和方法。
Vivado 默认流程中提供的 UltraFast™ 方法报告 (report_methodology) 可帮助用户约束设计、分析结果并收敛时序。
特性
下面简要介绍了 Vivado™ Design Suite 的设计输入和实现功能。点击其他标签，了解完整的功能详情。
- IP Integrator
- 逻辑综合
- 设计方法
- 实现方案
IP Integrator
AMD Vivado™ 在业内率先提供即插即用型 IP 集成设计环境，打破了 RTL 设计生产力的瓶颈，其核心功能是 IP Integrator。
Vivado IP Integrator 提供基于 Tcl 的自动建构校正图形化设计开发流程。它可提供具有器件和平台意识的互动环境，能支持关键 IP 接口的智能自动连接、一键式 IP 子系统生成、实时 DRC 和接口修改传递等功能，此外还提供强大的调试功能。
在 IP 之间建立连接时，设计人员工作在“接口”（而不是“信号”）抽象层面上，从而大幅提高了生产力。这通常采用业界标准的 AXI4 接口，不过 IP Integrator 也支持数十个其他接口。
设计团队在接口层面上工作，能快速组装复杂系统，这些系统采用通过 Vitis HLS 和 Model Composer 生成的 IP、AMD SmartCore™ 和 LogiCORE™ IP、联盟成员 IP 以及您自己的 IP。通过结合利用 Vivado IPI 和 HLS，客户可节省高达 15 倍的开发成本（与 RTL 方法相比）。
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逻辑综合
Vivado 逻辑综合是一款设计创建工具，可帮助硬件设计人员生成针对所有最新 AMD 器件优化的平台、IP 及定制设计。逻辑综合可将采用 SystemVerilog、VHDL 和 Verilog 编写的寄存器传输级 (RTL) 设计转换为库单元的综合网表，用于下游实现方案。了解目标技术后，综合工具可以从 RTL 描述中推断直接映射至专用芯片结构的功能，包括 LUTRAM、块 RAM、位移寄存器、加法减法器和 DSP 块等。综合结果使用属性、工具选项和 Xilinx 设计约束 (XDC) 来驱动，以实现设计目标。逻辑综合在 Vivado 项目和 Tcl 脚本中运行，为生成 RTL 描述的其他高层次设计方法打下了坚实的基础，其中包括高层次综合和 IP Integrator 等。
逻辑综合引入了机器学习，有助于加速编译。ML 模型通过预测设计各环节所需的综合优化来提高整体效率。
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主要功能特性
- 语言支持
逻辑综合支持符合行业标准的最新可综合构造：
- SystemVerilog、Verilog、VHDL 和 VHDL-2008 硬件描述语言 (HDL)
- 能够在同一设计中混合不同的 HDL 类型，并将参数和泛型传递给每种类型
- 语言模板，可确保将推断出的复杂功能可靠地映射到适当的器件资源
可使用交叉探测至相关 HDL 源代码的详细设计原理图，直观地查看 HDL 描述。- 优化控制
逻辑综合提供对推断和优化各环节的控制。分配可通过以下方式完成：
- 全局使用工具和命令选项
- 在逻辑层级（使用 BLOCK_SYNTH XDC 约束）的特定模块或实例上
- 在使用 HDL 属性的单元及网上
控制类型包括：- 保持、扁平化和重新构建层级
- 推断或不推断特定技术结构
- 选择用于映射内存阵列的专用内存资源的类型
- 为有限状态机 (FSM) 分配编码类型
- 为性能、利用率或功耗确定优先级
- 应用高级优化，如逻辑重定时
- 将门控时钟转换为寄存器使能信号
- 编译选项
Vivado 逻辑综合支持所有层次的定制，从按钮操作到不同编译策略的探索，无所不能。
逻辑综合：
- 与 Vivado 项目和非项目流程协作
- 可以使用 Tcl 交互运行或在批处理模式下运行
- 运行多个流程，以缩短编译时间
- 提供编译策略，以探索针对不同设计目标的解决方案
- 支持增量编译模式，其可重复使用以前运行的数据，加速编译迭代
设计方法
与 Vivado 一起使用时，UltraFast 方法有助于定义适当的约束，助力正确驱动工具并分析结果，以及提高整体生产力。UltraFast™ 设计方法是一系列最佳硬件设计实践，这些最佳实践源于 Vivado 专家多年的经验以及他们在客户设计方面取得的成功，能够帮助设计人员充分发挥工具和技术的优势。
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主要功能特性
内置方法
为了便于遵守 UltraFast 方法指南，UltraFast 方法报告内置于 Vivado 中，并默认为 Vivado 项目生成，无需阅读任何文档即可获得 UltraFast 的优势。Report Methodology 特性可生成一个在当前设计中发现的方法违规列表，按类别和严重程度进行分类，以便对照查看。查看并处理方法违规，可确保为设计的实现提供良好起点，从而有可能在极短的时间内成功实现设计收敛。可以放弃被认为可以接受的违规，使其不再出现在报告中。
提供完整、正确的约束是 UltraFast 方法的重要组成部分。时序约束向导 (TCW) 不仅可分析时序约束，而且还可为提供缺失约束以及修复无效约束提供分步指导。约束完整性可降低不受约束的时序路径导致硬件错误的几率，而无效约束则会将编译工作误导为错误的时序。
功耗约束质量是精确分析功耗的关键。Power Constraints Advisor 可分析设计切换活动，精确找到疑似错误指定的区域，并可生成全方位 XDC 功耗约束进行适当分析。Vivado 功耗报告还包含可信度，指示低、中、高质量的功耗约束规范，从而提供有关功耗约束完整性的反馈。高可信度可确保最精确的功耗分析，从而能与硬件测量紧密匹配。
实现方案
Vivado 实现方案是 AMD 器件的布局与布线工具，可通过综合网表生成比特流与器件镜像。该实现方案支持创建各种尺寸的平台和定制设计，从超小的 MPSoC 到超大的单片及堆叠硅片互联 (SSIT) 器件（包含数百万个逻辑单元），无所不包。Vivado 实现方案建立在先进的分区、布局与布线算法基础之上，这些算法由基于机器学习的预测器提供指导。ML 模型的应用允许实现方案通过准确预测布线延迟与拥塞，在更短的时间内实现更高质量的结果 (QoR)。实现方案由 Xilinx 设计约束 (XDC) 驱动，以满足性能、利用率和功耗方面的设计目标，并在 Vivado 项目和 Tcl 脚本中进行综合。
实现方案支持所有工作模式，从易于使用的按钮模式到用于处理性能要求极为严格的设计的高级定制 Tcl 方案，无一例外。时序、利用率、功耗以及其他设计质量指标的详细分析均可在任何编译阶段执行：布局前、布局后以及布线后。此外，还可使用设计检查点 (DCP) 文件在任何编译阶段保存和恢复设计数据库，并可相应查看和约束设计。
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主要功能特性
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Vivado 实现方案流程
- 逻辑优化：
综合后，逻辑网表在全局层面上进一步优化，以降低利用率并减少逻辑层次。
- 功耗优化：
使用工作门控技术降低设计功耗，无需干预，不改变功能性，而且几乎不会影响时序。
- 布局：
逻辑网表单元根据 XDC 约束（包括时序、布局规划和手动布局要求）放置到物理器件资源中。布局从全局资源开始，包括基于设计层级的 IO 和时钟资源以及逻辑集群。在全局布局阶段之后是详细布局阶段以及布局后优化阶段。布局由预测布线延迟和预测布线拥塞的 ML 模型指导，与传统统计方法相比，可提供更高的准确性和更快的编译速度。
- 布线：
网表组件间的连接分配给物理器件互连资源。与布局类似，布线从 IO 和时钟等全局资源开始，然后根据 XDC 时序约束对资源分配进行优先级排序。布线的最后阶段将进一步优化布线，以满足签名设置及保持的需求。在布局过程中使用 ML 布线拥塞预测，减少布线拥塞。
- 物理优化：
物理优化是一个由时序推动的流程，贯穿整个布局和布线过程。与逻辑优化不同，物理优化使用根据布局与布线提供的最精确的时序数据。对时序影响进行评估，这样只有执行的优化才能得到改进的时序。优化技术包括复制、重新定时和寄存器更换，以及其他针对目标架构的优化。此外，物理优化还可在布局后和布线后分别运行，以进一步改善结果。
- 分析功能的中心：
设计可以在实现过程中的任何编译阶段执行分析。综合 XDC 约束管理系统，允许修改并验证时序、功耗及物理约束。
- 报告计时摘要：
强大的静态时序分析器，支持 XDC 约束，以推动实现指定的时序目标。为重要的时序路径、时钟交互和时钟域交叉 (CDC) 生成时序报告。
- 报告功耗：
无矢量传播支持用于功耗分析的 XDC 交换活动。生成报告，以识别功耗较高的区域。
- 器件视图：
设计布局与布线的图形表示以及逻辑网表原理图。可在物理、逻辑和源代码设计视图之间实现交叉探测，从而可快速跟踪关键时序路径的来源。
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编译选项
- Vivado 实现方案
Vivado 实现方案支持所有层次的定制，从按钮操作到为要求难以满足的设计探索不同编译策略与迭代流程，无所不能。
- 实现方案
- 与 Vivado 项目和非项目流程协作
- 可以使用 Tcl 交互运行或在批处理模式下运行
- 运行多个线程，以缩短编译时间
- 提供编译策略，以探索针对不同设计目标的解决方案
- 支持增量编译模式，其可重复使用以前运行的数据，可以优先考虑编译加速，也可以优先考虑时序收敛