Conoce las novedades de AMD Vivado™

• Nuevos dispositivos compatibles:
  • Serie Versal AI Edge de 2.ª generación: XC2VE3504, XC2VE3558, XC2VE3804, XC2VE3858
  • Serie Versal Prime de 2.ª generación​: XC2VM3558, XC2VM3858

• Reducción del tiempo de compilación en la optimización física (PhysOpt)
• Control de optimización a nivel global o de módulo con actualizaciones de retemporización
• Compatibilidad para agregar un RTL con NoC XPMs en el diseño de bloques (BD) de nivel superior mediante referencia a módulos
• Conexiones AXI simplificadas entre instancias SV y creación y gestión automática de contenedores para todos los BD e IP de AMD
• Replicación BUFG_FABRIC por SLR y por columna VNoC para las redes con alto abanico de salida
• Mensajes mejorados sobre configuraciones de propiedades de pblock mutuamente excluyentes

• Nuevo modo de área ultra baja compatible para AXI Switch y AXI SmartConnect IP mediante el parámetro STRATEGY
• Nuevas vistas de diagrama de bloques y de diagrama de flujo por carriles disponibles en PS Wizard IP para la Serie Versal Prime de 2.ª generación y la Serie Versal AI Edge de 2.ª generación

• Nueva apariencia de IDE, con una interfaz visualmente atractiva gracias a un diseño modernizado, la introducción de nuevos temas claros y oscuros, y una página de bienvenida renovada.
• Nuevo informe de cruce SLR y nuevas opciones sobre el cruce SLR añadidas a los informes de temporización existentes para un mejor análisis de QoR
• Nuevo legalizador de ECO para las comprobaciones DRC y compatibilidad con el modo basado en temporización en el posicionador ECO
• Nuevas opciones para habilitar la configuración segmentada en el Vivado Hardware Manager para flujos de programación directa e indirecta (flash)

• Se agregó un nuevo parámetro “is_reconfigurable” al comando existente get_dfx_footprint para encontrar mosaicos no reconfigurables
• Una nueva propiedad de solo lectura “IS_DFX” en los pblocks reconfigurables

• Compatibilidad con el lenguaje ampliado para las construcciones de VHDL 2019 orientadas a la simulación, tales como los elementos de puerto por referencia en las declaraciones de puertos, la regularización de las declaraciones de componentes, los atributos de tipos enumerados, las expresiones de rango —como registro de “rango” y valor de “rango”—, la inferencia del subtipo a partir del valor inicial, la inferencia del subtipo de retorno de una función a partir del contexto, y el punto y coma opcional al final de la lista de interfaces.

• Dispositivos listos para la producción:
  • Spartan UltraScale+: XCSU10P, XCSU25P y XCSU35P
    
• En dispositivos de acceso general (GA):
  • Serie Versal AI Edge de 2.ª generación XC2VE3558, XC2VE3504, XC2VE3858, XC2VE3804
  • Serie Versal Prime de 2.ª generación​: XC2VM3558, XC2VM3858

• Capacidad de iniciar el sistema de procesamiento primero y, luego, cargar de manera dinámica el PL sobre la marcha, lo que permite una rápida puesta en marcha del sistema operativo y diversos flujos de secuencia de inicio
• opción que permite habilitar la compensación de desviaciones calibradas para minimizar las desviaciones locales y globales solamente en los dispositivos SSIT Versal
• Reduce el tiempo de los requisitos de QoS y ancho de banda para maximizar el rendimiento de NoC
• Nuevo planificador de Pblock, un centro integral, con todo lo relacionado con la creación de un pblock
• Mejora en el soporte directivo/subdirectivo para el aumento de QoR mediante un script Tcl que asigna automáticamente las directivas predeterminadas en el flujo estándar a las nuevas directivas/subdirectivas en el flujo avanzado

• Una IP de conmutación de AXI totalmente personalizable basada en RTL que sirve como puente entre diferentes tipos de interfaz AXI y anchos
• Dos vistas dedicadas de “Clocking and Reset” e “Interrupt and AXI-4 Lite” en IP Integrator que ofrecen más información
• Nueva GUI de direccionamiento para agrupar automáticamente los espacios de direcciones equivalentes para los dispositivos Series Versal Prime de 2.ª generación y Versal AI Edge de 2.ª generación

• Compatibilidad con GUI para report_dfx_summary, que brinda acceso directo a datos específicos de DFX (Dynamic Function eXchange, intercambio de funciones dinámicas) para una depuración mejorada

• Compatibilidad adicional con las construcciones VHDL 2019 para la simulación, como expresiones condicionales, retorno condicional, registro vacío y vista de modo para interfaces y exclusión de cobertura de código, etc.

• Nuevo flujo avanzado para todos los dispositivos Versal, que permite la colocación basada en particiones y las P&R paralelas para reducir la congestión y el enrutamiento y lograr un cierre rápido del diseño
• Capacidad de iniciar el subsistema de procesamiento primero mientras se posterga la configuración de la lógica programable, lo que permite una rápida puesta en marcha del sistema operativo y diversos flujos de secuencia de inicio
• Mejoras en la GUI para Pblocks durante la planificación de planta, incluida información sobre herramientas, colocación en “modo de instantánea” y acceso rápido a la configuración de propiedades

• Compatibilidad con valores predeterminados en tiempo real para IP de MicroBlaze V
• Capacidad para configurar componentes clave de IP dura en dispositivos Versal como CIPS, NoC y transceptores del RTL de primer nivel
• HDL en línea de la IP de la utilidad para una carga y configuración IP más rápidas

• Visualización mejorada del plano de planta DFX para facilitar la implementación
• Informe de resumen de DFX de métricas clave para ayudar a los usuarios a lograr la optimización

• Nueva utilidad para depuración PDI (decodificar y analizar errores de configuración de inicio)
• Cambio de nombre de la biblioteca compartida de kernel para la XSI (Xilinx Synopsys Interface, interfaz de Xilinx Synopsys)

Dispositivos que están listos para la producción

• Dispositivos Versal AI Core: XQVC1702

• Compatibilidad de cobertura de código
• Herramientas de simulación actualizadas para herramientas de terceros
• Compatibilidad mejorada para flujo de simulación de exportación

• Generación de secuencia binaria a través de múltiples subprocesos: compatibilidad ampliada para Versal
• Procesamiento flexible MARK_DEBUG durante PnR
• Nuevas optimizaciones físicas posteriores a la colocación
• Compatibilidad con VHDL-2019

• Mejoras de IDR (Intelligent Design Run, ejecución de diseño inteligente) para diseños Versal y UltraScale+
• Mejoras en la evaluación de QoR de informes (RQA)

• BSCAN Fallback para AXI Debug Hub para Versal
  
• Compatibilidad de depuración DFX para flujo de “inserción”: Versal

Subsistemas PCIe

• Controladores de host CPM5 x86 para Linux y DPDK
• Rendimiento mejorado en QDMA v5.0

Conexión con cable

• Producción de DCMAC, HSC, QSGMII en Versal Premium
• Versal 400G RS-FEC con Interlaken duro en MRMAC FEC

Conexión inalámbrica

• IP DFE de RFSoC: nueva IP de FT PRACH, IP de PRACH actualizada para multibanda, herramienta de evaluación, mejoras de EoU
• Reducción de recursos ORAN-PL para celda macro/pequeña
• Mejora de compatibilidad multibanda

Memoria

• Versal HBMZE acceso público
• Simulación del sistema C HBM2E

Infraestructura integrada, asistentes GT

• Habilitación ECC en CAN blando y AXI Stream FIFO

Multimedia

• DisplayPort 2.1 Tx
• Cumplimiento HDMI 2.1 en ZU+
• Mejoras de IP MPI CSI RX e IP DSP
• Nuevo diseño de ejemplo de MIPI CSI -2 RX en VEK280
• VDU de acceso general

• Dispositivos habilitados en la edición Enterprise de Vivado ML
  • Serie Versal™ Premium: XCVP1702, XCVP1802 y XCVP1102

• Dispositivos habilitados en las ediciones Standard y Enterprise
  • SoM Kria™: XCK24

• Dispositivos que están listos para la producción
  • Serie Versal Premium: XCVP1202
  • Serie Versal Prime: XCVM1502
  • Serie Versal AI Core: XCVC1702 y XCVC1502

• Reducción del 25 % en el espacio máximo de instalación del disco

​Infraestructura e integración

• IP suave de EPU (Endpoint Protection Unit, unidad de protección de puntos de conexión) para proteger los agentes AXI que residen en el PL​

Almacenamiento

• La ERNIC (Embedded RDMA enabled NIC, NIC habilitada para RDMA integrada) ahora admite hasta 2000 QP (Queue Pairs, pares de colas)

Asistente de GT (Gigabit Transceiver, transceptor de gigabits)

• Los GTM Versal ahora admiten el cambio de velocidad entre la densidad media y la densidad completa
• 16 configuraciones para Versal GTY/GTYP (limitado a la capacidad interna de BRAM)

Conexión con cable

• Subsistemas de MAC de Ethernet de velocidad múltiple (MRMAC) de 100 G
  • Compatibilidad habilitada para carril serial 106G de Ethernet de 100 G
• Subsistema de MAC de Ethernet de velocidad múltiple (DCMAC) de 600 G
  • Compatibilidad habilitada para 106G serial por carril de 100 GE, 200 GE y 400 GE
• Aurora 64B/66B
  • Se agregó compatibilidad para 16 carriles de GTYP o GTM (Gigabit Transceiver Module, módulo de transceptor de gigabits) en Versal Premium

Conexión inalámbrica

• Actualización de IP DFE de RFSoC Zynq™: Filtro de canal y uso compartido de UL/DL DUC-DDC
• Actualización de DFE DPD de RFSoC Zynq: Reducción de recursos de PL
• DFE O-RU TRD de RFSoC Zynq: Actualizado con bajo procesamiento de PHY solamente

Subsistemas PCIe®

• Controladores de host CPM5 x86 para Linux y DPDK en versión pública en GitHub
• Diseño de simulación de Versal CPM5 PCIe BMD (de la tienda CED)
• Diseño de Versal CPM Tandem PCIe (de la tienda CED)
• Mejora del rendimiento/utilización de recursos de QDMA v5.0

Multimedia

• Habilitación de Versal AI Edge de IP suaves y VDU (Video Decoder Unit, unidad de decodificador de video)
• IP de Warp Processor en producción
• Habilitación de la solución multimedia ultra HD 8K para
  • HDMI 2.1
  • IP de Video Mixer

• Compatibilidad con AXI Streaming NoC MxN en el integrador de IP
• Nueva función de reasignación de direcciones
• Vivado para la comprobación de sintaxis predeterminada
• Visualización de ruta de dirección
• Formato de XML a JSON para archivos XCI

• Compatibilidad para System Verilog “Interface Class”
• Compatibilidad de depuración para el tipo de referencia de objetos System Verilog a través del comando tcl y la ventana de objeto
• Compatibilidad con VHDL-2008

• Compatibilidad para depuradores de PCIe en nuevas arquitecturas Versal
  • VP1502
  • VP1702
  • VP1802
• Compatibilidad para depuradores HBM2E en dispositivos Versal HBM
• Compatibilidad con IBERT (Integrated Bit Error Ratio Tester, Probador Integrado de Ratio de Error de Bit) en las nuevas arquitecturas Versal
  • VP1502
  • VP1702
  • VP1802

• Optimización de QoR para redes de alto fan-out
• Replicación de posicionador para bloques IP duros
• Dos nuevas restricciones de particionamiento para diseños SSI
• Opción de descomposición LUT para reducir la congestión
• Implementación incremental habilitada para dispositivos Versal monolíticos
• Compatibilidad con flujo ECO (Engineering Change Order, orden de cambio de ingeniería) para dispositivos Versal

• Nuevo contenido agregado al informe de evaluación de QoR
• Mejora promedio del 5 % de QoR para los diseños Versal cuando se habilita la ejecución de diseño inteligente

• Compatibilidad DFX para dispositivos SSI
• Compatibilidad de shell abstracta para dispositivos Versal Premium y Versal HBM
• Compatibilidad de shell abstracta para el modo basado en proyectos

Los siguientes dispositivos se habilitaron en la edición Enterprise de Vivado ML

• Serie Versal AI Core de nivel de defensa militar: XQVC1902
• Serie Versal AI Core de nivel aeroespacial: XQRVC1902
• Serie Versal AI Core: XCVC1702 y XCVC1502
• Serie Versal AI Edge: XCVE1752
• Serie Versal Prime de nivel de defensa militar: XQVM1802
• Serie Versal Prime: XCVM1402, XCVM1302 y XCVM1502
• Serie Versal Premium: XCVP1202

Los siguientes dispositivos se habilitaron tanto en la edición estándar como en la edición Enterprise

• Artix UltraScale+: XCAU15P y XCAU10P
• MPSoC Zynq UltraScale+: XAZU1EG

Conexión con cable

• Compatibilidad con Versal Premium:
  • Subsistema Ethernet de 600 G
  • 600G Interlaken con subsistema RS-FEC
  • Subsistema HSC (High Speed Crypto Engine, Motor criptográfico de alta velocidad)
  • Aurora 64B/66B NRZ GTM
  • JESD204C 64B/66B GTM
• Aurora 8B/10B compatible con GTH de Artix UltraScale+
• Valor predeterminado GTM 64G Ethernet PAM4 disponible
• Valor predeterminado GTM XSR (Extra Short Range, rango extracorto) disponible

• Estimación de recursos basada en ML
• Formato más simple para el control de revisión de usuario
• Mejora de referencia del módulo
  • Se agregó el diseño de bloques como referencia de módulo en otro BD
• La automatización de bloques CIPS ahora es compatible con DDR y LPDDR simultáneamente
• Versal Hardblock Planner en producción en 2022.1

• Partición en agregados: VHDL 2008
• Nombre de la unidad de diseño para SystemC en la ventana de alcance

• Conciencia de infracción de la metodología de diseño
  • Advertencias emergentes al abrir un diseño con infracciones
• Informe interactivo de evaluación de QoR
  • Informe de evaluación de QoR (RQA) que se muestra en las ejecuciones de diseño
• Funciones de cierre de temporización de fácil acceso en los proyectos
  • Versal ahora tiene estrategias de ML y ejecuciones de diseño inteligente
• Flujo automático de sugerencias de QoR
  • Úsalo al iterar diseños con plazos difíciles de cumplir
• Mejoras integrales de QoR de Versal en Vivado
  • Mejora de QoR promedio del 5 al 8 %

• Compatibilidad con depuradores IBERT y PCIe para Versal H10
• Compatibilidad para activadores en el inicio con la calificación Versal ILA y Storage
• Mejoras de ChipScoPy

Los siguientes dispositivos se habilitaron tanto en la edición Enterprise como en la edición estándar de Vivado ML​

• Dispositivos Artix UltraScale+: XCAU20P y XCAU25P

Mejoras de temporización y QoR:

• Brinda asistencia para que los usuarios ingresen restricciones de rendimiento de alto nivel
• Mejora la precisión de la estimación de tiempo de HLS (High-Level Synthesis, síntesis de alto nivel): Cuando HLS informa el cierre de la sincronización, la síntesis de RTL en Vivado también debe esperar cumplir con la sincronización.

Mejoras de facilidad de uso

Agrega el informe de adaptadores de interfaz en los informes de síntesis de C:

• Los usuarios necesitan conocer el impacto en los recursos que tienen los adaptadores de interfaz en su diseño.
• Los adaptadores de interfaz tienen propiedades variables que impactan en la QoR del diseño.
• Algunas de estas propiedades tienen controles de usuario asociados que se deben reportar a los usuarios.
• Se proporcionan versiones de texto de los informes bind_op y bind_storage.

Análisis y presentación de informes

El visor de gráfico de llamada a función tiene algunas características nuevas:

• Nueva compatibilidad para acercar o alejar basada en el arrastre del mouse.
• Nueva función de visión general que muestra el gráfico completo y permite al usuario acercar partes del gráfico general.
• Todas las funciones y todos los bucles se muestran junto con sus datos de simulación.

Un nuevo visor de rastreo de línea de tiempo está ahora disponible después de la simulación. Este visor muestra el perfil de tiempo de ejecución de tu diseño y permite al usuario permanecer en la GUI de Vitis HLS.

• GTM en Versal Premium compatible con valor predeterminado 600G Interlaken
• GTM en Versal Premium compatible con valor predeterminado 100 GE
• Nueva Versal Premium compatible con simulación 600G Interlaken integrado
• La IP EPC ahora es compatible en dispositivos Versal
• La memoria XPM y XPM FIFO ahora admiten el modo de RAM mixto,​
  usando ram_style = “mixed”
• La IP Lossless Compression ahora es compatible con un modo de descompresión mejorado, duplicando el rendimiento por un costo de​ LUT adicional
• Se agregó compatibilidad de subsistemas PCIe para FPGA Artix UltraScale+
• Se amplió la compatibilidad de dispositivos de subsistemas PCIe para SoC adaptables Versal

Ejecuciones de diseño inteligente (IDR)

• Contenido mejorado de los informes:
  • Se eliminaron entradas de tablas irrelevantes y enlaces inactivos
  • Se agregaron estadísticas de diseño para todas las etapas
• Generación de secuencia binaria disponible como una selección de menú con clic derecho
• Finalización de ejecuciones disponibles como una selección de menú con clic derecho

Predicción de directivas de posicionador basada en ML

• Se predicen hasta tres directivas de posicionador de mejor rendimiento en el tiempo de ejecución de place_design
• Utiliza la opción de directiva place_design con valores: Auto_1, Auto_2 y Auto_3

• Serie Versal™ AI Core: - XCVC1902 y XCVC1802​
• Serie Versal Prime: - XCVM1802​
• Dispositivo Virtex™ UltraScale+™ HBM: XCVU57P

• Versión Flexlm actualizada a 11.17.2.0
  • Compatible con versiones de 64 bits de Linux y Windows solamente
  • El cliente que utilice una licencia flotante debe actualizar las utilidades de licencia a Flexlm 11.17.2.0​

• Block Design Container
  • 2021.1 es la versión de producción para contenedores de diseño de bloques.
  • Permite la reutilización en el diseño modular
  • Permite diseños basados en equipo
  • Permite el flujo DFX en el modo proyecto
  • Capacidad a fin de especificar variantes para simulación y síntesis
  • Administración de direcciones para BDC (Block Design Containers, contenedores de diseño de bloques) desde el BD de nivel superior
    
• Vivado Store​
  • Descarga tableros y diseños de ejemplo de GitHub​
  • Los socios de placas de terceros pueden contribuir a estos repositorios de forma asíncrona a las versiones de Vivado
    
• Mejoras en el control de revisión de IP/IPI
  • Migración de proyectos antiguos de Vivado a una nueva estructura de directorios
    
• CIPS 3.0​
  • Nueva arquitectura IP de CIPS a un modelo jerárquico
  • Nueva interfaz de usuario modular
  
  
• Editor de texto de Vivado: back-end de Sigasi
  • Servidor de protocolo de idioma compatible con:​
    • Función autocompletar​
    • Ir a definición/Buscar usos
    • Información sobre herramientas
    • Sangría (rango solo en VHDL)​
    • Errores y advertencias de sintaxis al escribir
    • Plegado de código​
    • Resaltado semántico
    
    
• IPI Designer Assistance para CIPS y NoC​
  • Permite la automatización de bloques intuitiva para conectividad NoC y CIPS
  • Permite crear diseños más fáciles que acceden a toda la memoria disponible conectada al dispositivo o a la placa, por ejemplo, DDR y LPDDR
  
  
• Asignación DDR no potencia de dos a través de interconexión
  • IPI ahora es compatible con asignaciones de direcciones NPOT (non-power-of-2, no potencia de dos) a través de rutas de direcciones con una o más IP​ SmartConnect

• Mejoras del empaquetador de IP​
  • Mejoras en la experiencia del cliente del empaquetador
    • Conectividad de interfaces personalizadas en IPI/IP​ personalizada
    • Memoria XPM en el empaquetador
    • Posibilidad de etiquetar archivos como SV o VHDL-2008 en el empaquetador para empaquetar una IP desde un directorio
  • Versión de producción para RTL IP empaquetado como kernel Vitis
    • DRC específicos del kernel dentro del empaquetador de IP
    • Facilidad de uso
    • Conservación de metadatos en estas IP empaquetadas para el uso del kernel de Vitis

• Mejoras de IP: Centro de datos​​
  • Subsistemas PCIe
    • Compatibilidad de acceso anticipado para CPM5, PL PCIe5 y GTYP en Versal Premium​
    • Compatibilidad CPM4 en la IP de verificación (VIP) de Versal CIPS para simulación
  • Presentamos la IP CAM ​algorítmica
    • EA para dispositivos US+
  • Mejora de IIC (Inter-Integrated Circuit, circuito inter-integrado) AXI a la función del modo de lectura dinámica
  • Compatibilidad SmartConnect para rangos de direcciones no potencia de dos​
  • Versión y documentación de la API de la biblioteca XilSEM en UG643​
  • Adiciones de compatibilidad de dispositivos de núcleos IP SEM para dispositivos US+

• Mejoras de IP: video e imagen​
  • IP de interfaz de video e imagen
    • El subsistema CSI TX agrega compatibilidad para YUV422 de 10 bits
    • DisplayPort Subsystem agrega compatibilidad para la función de repetidor HDCP2.2/2.3
    • HDMI 2.1 (acceso controlado) agrega compatibilidad para HDR dinámico y funciones de experiencia de juego mejoradas (VRR, FVA, QMS y ALLM)
  • Nueva IP: Warp Processor para manipular imágenes digitalmente
    • Compatible con distorsiones de piedra angular, cilindro, almohadilla y arbitraria
    • Escalamiento: 0,5, una y dos veces; rotación: De -90 a +90 grados
    • Resoluciones desde 320 x 240 hasta 3840 x 2160, con compatibilidad multicanal
    • Entrada y salida: 8/10/12 bpc YUV, RGB

• Mejoras de IP: conexión con cable
  • Subsistema Ethernet de velocidad múltiple de 100 G (MRMAC)
    • NRZ GTM de Ethernet de 10 G/25 G/40 G/50 G/100 G
    • Ethernet MRMAC de 25 G a 1LP​
      
      
• Mejoras de IP: conexión inalámbrica
  • O-RAN​
    • Función de compresión/descompresión estática/dinámica en el núcleo IP (BFP + modulación)
    • Nueva interfaz para admitir la información de extensión de sección LTE tipo 3 e introducir un bloque de precodificación LTE externo a través de una interfaz única
    • Compatibilidad para la asignación de ID de haz por ranura (además del método existente por símbolo)​
    • Compatibilidad para mensajes de sección DL tipo 3
    • Tipo de sección 0 agregado al puerto PDxCH BID
    • El tamaño máximo del paquete Ethernet aumentó a 16 000 bytes (compatibilidad para tramas jumbo de 9600 bytes)​

• Mejoras de IP: almacenamiento​​
  • NVMeHA ahora es compatible con dispositivos Versal y VU23P
  • NVMeTC ahora es compatible con dispositivos Versal y VU23P
  • ERNIC ahora es compatible con Versal​
    • Conexión nativa a la MRMAC​
  • AES-XTS disponible solo por pedido especial

• Mejoras de IP XPM
  • XPM_Memory y EMG ahora admiten todos los tamaños de URAM
  • XPM_Memory y EMG ahora admiten combinaciones de RAM mixta
    • Utiliza ram_style = “mixed”​
  • XPM_Memory y XPM_FIFO permiten deshabilitar las aserciones para una compatibilidad de simulación más amplia
    • Se agregó la definición DISABLE_XPM_ASSERTIONS

• Mejoras de IP: asistente de GT
  • Producción de asistente Versal GTY
  • Asistente Versal GTY disponible como EA
  • Asistente GTM Versal como EA

• Vitis HLS 2021.1: compatibilidad Versal de producción
• Calibración de temporización Versal y nuevos controles para las operaciones de punto flotante del bloque nativo DSP (Digital Signal Processing, procesamiento de señales digitales)
• Opción de canalización descargable con lógica de fan-out más baja (canalización de ejecución libre, también conocida como frp)
• Algoritmo de particionamiento automático de memoria mejorado y nueva opción config_array_partition
• Nuevo “Flow Navigator” en la GUI y vistas fusionadas para síntesis, análisis y depuración
• Compatibilidad de kernel de streaming “eterno” del flujo de Vitis para sobrecarga de bajo tiempo de ejecución
• Visor de gráfico de llamada a función con mapa de calor para utilización de II, latencia y DSP/BRAM
• Nueva sección de informe de síntesis para BIND_OP y BIND_STORAGE​
• Mejora del manejo de pragma basado en datos para una mayor coherencia​
• Informe Vivado y nuevos widgets de IP de exportación para transmitir opciones a Vivado​
• Nuevo informe de texto después de la síntesis de C para reflejar la información de la GUI

Integración del modelo de ML

• Modelos de aprendizaje automático para predecir y seleccionar optimizaciones
  • Aumento del 30 % de la velocidad de compilación para diseños de Versal

Nuevas funciones de síntesis​ ​

• XPM_MEMORY admite asignación de RAM heterogénea
  • Matriz de memoria asignada utilizando todos los tipos de recursos de dispositivo: UltraRAM, Block RAM y LUTRAM​
  • Uso más eficiente de todos los recursos
  • Utiliza el parámetro o genérico: MEMORY_PRIMITIVE(“mixed”)​
  • No compatible con WRITE_MODE = NO_CHANGE​
  • VHDL-2008: nueva compatibilidad para la función to_string()
  • El informe de registro incluye anulaciones RTL de los genéricos y parámetros de IP

Modelos de aprendizaje automático en la implementación

• Predicen la congestión del enrutamiento y los retrasos de las rutas
• Mejor correlación entre la estimación basada en la colocación y el enrutamiento real de una mejor Fmax y reducción de los tiempos de compilación

opt_design -resynth_remap​

• Nuevas optimizaciones de resíntesis de cono lógico impulsadas por tiempo que reducen los niveles​ lógicos

Resincroniza manualmente LUT y registros durante la colocación con propiedades XDC

• PSIP_RETIMING_BACKWARD​
• PSIP_RETIMING_FORWARD

Nuevas características para dispositivos Versal

• La alineación de señales de reloj calibrada ajusta los toques de retardo de la red de reloj antes del arranque del dispositivo para minimizar aún más la desviación
• La inserción automática de canalización mejora la velocidad de reloj en las rutas…
  • Entre PL y NoC y entre motores de PL e IA
  • Disponible tanto desde la IP de AXI Regslice como mediante el uso de propiedades de canalización automática
  • Agrega latencia a rutas canalizadas
• Canalizaciones elásticas de primitivos de registro de cambio (SRL)
  • Las canalizaciones se crean alrededor de un SRL que contiene el exceso de etapas de canalización
  • El posicionador crea la canalización ideal según la ubicación de origen y destino
  • Las etapas se pueden extraer del SRL para cubrir una distancia​ más amplia
  • Las etapas son absorbidas por el SRL a fin de reducir la canalización para distancias más cortas
  • Conserva la latencia en las rutas canalizadas

Ejecución de diseño inteligente:

• La ejecución de diseño inteligente (IDR) crea acceso a un nuevo y potente flujo de cierre de temporización automatizado
  • report_qor_suggestions​
  • Predicción de estrategia de ML
  • Compilación​ incremental
• Está disponible en proyectos Vivado y se inicia mediante una selección de menú con clic derecho de una ejecución de implementación con un error de temporización. El panel de informes de IDR detalla el progreso del flujo y proporciona hipervínculos a los informes relacionados.​ Una excelente opción para usuarios con dificultades en el cierre de temporización​
  • Aumento promedio de QoR >10 %

Mejoras en las sugerencias de QoR de informes (RQS)

• Sugerencias de QoR para DFX
  • Sugerencias dadas solo en módulos DFX cuando el modo estático está bloqueado
  • No hay sugerencias que alteren los límites de DFX
  • Sugerencias de síntesis correctamente enfocadas a ejecuciones globales o fuera de contexto
• Evaluación incluida en el informe interactivo de la GUI report_qor_suggestions (RQS)

Infracciones de metodología en informes de temporización

• Los informes de temporización ahora incluyen un resumen de la metodología de informe
  • Destaca las infracciones de metodología
  • Las infracciones de metodología desatendidas pueden causar fallas de temporización
• Incluye el resumen de las infracciones de metodología de la última ejecución de report_methodology
  • Resumen de infracciones de metodología almacenado con punto de control de diseño

Nuevas funciones de informes de restricciones

• report_constant_path: nuevo comando para identificar la fuente de valores lógicos constantes observados en celdas y pines​
  • report_constant_path <pins_or_cells_objects>​
  • report_constant_path -of_objects [get_constant_path <pins_or_cells_objects>]

DFX para Versal

• Flujos DFX de Versal disponibles con estado de producción
  • Compila diseños DFX de diseños de bloques para la creación​ de imágenes de dispositivos
  • Utiliza los BDC (contenedores de diseño de bloques) IPI de Vivado para crear diseños DFX de Versal
• Utiliza la IP DFX en Versal al igual que con UltraScale y UltraScale+​
  • IP de separador DFX, IP de DFX AXI Shutdown Manager para aislar interfaces​ que no sean NoC
• Toda lógica programable es parcialmente reconfigurable​
  • De NoC a relojes y bloques duros
• Compatibilidad con el intercambio de funciones dinámicas de la gama completa de AIE
  • Compatible a través de los flujos de la plataforma Vitis

BDC para DFX

• Lanzamiento de BDC (contenedores de diseño de bloques) para DFX en el integrador de IP
  • Compatibilidad con todas las arquitecturas fundamentales para Versal​
• Coloca un diseño de bloque dentro de un diseño de bloque para crear y procesar diseños DFX
  • UG947 muestra tutoriales de IPI BDC para dispositivos Zynq UltraScale+ y Versal
  • Más tutoriales de DFX que se publicarán en GitHub

Flujo de Classic SoC Boot con DFX​

• Flujo de Classic SoC Boot disponible para diseños Versal
  • Permite a los usuarios iniciar rápidamente el subsistema de procesamiento basado en DDR y la memoria para ejecutar Linux antes de cargar la lógica programable
  • Separa los eventos de programación en Versal para emular el flujo de inicio de Zynq
  • Generación Auto-Pblock utilizada en este flujo
  • No es compatible con CPM

Configuración en tándem de Versal para CPM4

• Compatibilidad de PROM y PCIe® en tándem para CPM4
• Los usuarios que requieren una configuración de 120 ms de un punto de conexión PCIe ahora tienen una opción en
  la GUI de personalización de CIPS para seleccionar el modo de configuración en tándem
  • PROM en tándem: carga ambas etapas desde la memoria flash​
  • PCIe en tándem: carga la etapa 1 desde la memoria flash
    y la etapa 2 desde un enlace PCIe a través de DMA​
  • Ninguno: inicio estándar

Compatibilidad de shell abstracta para diseños de Nested DFX (DFX anidado) en UltraScale+

• Subdivide la RP (Reconfigurable Partition, partición reconfigurable) en varias RP anidadas usando Nested DFX (DFX anidado) (pr_subdivide)​
• Crea una shell abstracta para cada RP anidada (write_abstract_shell)​
• Acelera la implementación de cada RP anidada utilizando su shell abstracta

• Mejoras de VHDL-2008
  • Matrices sin restricciones
  • Operadores condicionales
  • Operadores de reducción unarios
    
• Compatibilidad de cobertura de código
  
  • Compatibilidad con el comando write_xsim_coverage para escribir una base de datos de cobertura intermedia

Módulo SmartLynq+

• Optimizado para el HSDP (High-Speed Debug Port, puerto de depuración de alta velocidad) de Versal
  • Programación de dispositivos y acceso a memoria más rápidos
  • Carga y descarga de datos de alta velocidad
  • Almacenamiento de datos: 14 GB de memoria DDR en el módulo
• Compatibilidad con el HSDP (puerto de depuración de alta velocidad)
  • Compatibilidad para la conexión al HSDP basado en Aurora a través de un conector USB-C
• PC4 y JTAG basado en USB
• Compatibilidad con UART (Universal Asynchronous Receiver-Transmitter, transmisor-receptor asíncrono universal) serial

ChipScopy

• API de Python de código abierto para ChipScope​
  • Controla y comunícate con dispositivos Versal y núcleos de depuración
  • No es necesario usar Vivado, solo necesitas un PDI/LTX​
  • Beneficios
    • Construye interfaces​ de depuración personalizadas
    • Interfaz con ecosistema Python