Descripción general
Con un flujo de diseño optimizado, Vivado Design Suite permite a los desarrolladores de FPGA tradicionales cerrar el diseño rápidamente con los SoC adaptables de Versal
Cumple los objetivos de FMAX
Los nuevos algoritmos de P&R y sincronización permiten a los diseñadores cumplir los plazos para los diseños más complejos
Compilación rápida y arranque flexible
Reduce el tiempo de compilación1, 2 y arranca primero el sistema PS para cerrar rápidamente el diseño y poner en marcha el sistema
Flujos RTL de nivel superior
Utiliza flujos RTL tradicionales para desbloquear el rendimiento del sistema en dispositivos Versal
Flujo de diseño optimizado para desarrolladores de hardware
* Se aplica únicamente a dispositivos con motores de IA.
Mígrate a la arquitectura Versal en cinco pasos con Vivado Design Suite
La arquitectura de SoC adaptable AMD Versal™ ofrece aceleración heterogénea e integración de IP dura para un rendimiento revolucionario del sistema por watt. Pero ¿cómo garantizar resultados óptimos al migrar desde FPGA de una generación anterior? Sigue estas prácticas recomendadas para agilizar tu transición con AMD Vivado™ Design Suite.
Cumple los objetivos de FMAX
Metodologías de FPGA probadas
Los SoC adaptables Versal™ permiten un nuevo paradigma de diseño de sistemas, a la vez que se basan en metodologías FPGA probadas. Las capacidades de la arquitectura Versal y Vivado Design Suite para lograr el cierre de temporización incluyen las siguientes:
- Flujos de compilación que reducen la congestión de enrutamiento
- Calibración automática de las regiones del reloj para minimizar la desviación del reloj
- Nueva tecnología de búfer de reloj para reducir la inclinación
- Conectividad de chip a chip mejorada para dispositivos basados en SSIT
Las últimas mejoras en las herramientas de Vivado, junto con las funciones de silicio integradas, permiten tanto la automatización como el control del usuario para cumplir con el cierre de temporización.
Mejora de rendimiento de Vivado 2024.1 frente a 2024.2
Versal Monolithic Devices³
4.5%
Average Performance Improvement
2024.2
Versal SSIT-based Devices⁴
4.7%
Average Performance Improvement
2024.2
Rendimiento “calculado” utilizando el peor margen de demora negativo (WNS) de los relojes en el diseño.
Maximización del rendimiento de la estructura (FMAX)
Ve el webinar y descarga la presentación para explorar las técnicas RTL, las estrategias de implementación y las características de Vivado Design Suite para cumplir con el rendimiento de la estructura en dispositivos Versal.
Compilación rápida y arranque flexible
Reducción del tiempo de compilación de hasta 2 veces1, 2
Los SoC adaptables Versal™ proporcionan mayores recursos lógicos y una IP sólida para diseños más complejos. Sin embargo, con una mayor complejidad, los tiempos de compilación son potencialmente largos. Vivado™ Design Suite ahora incluye Advanced Flow para acelerar la compilación hasta dos veces más con respecto a las versiones anteriores, con mejoras en cada fase de implementación:
✓ Partición automática para ubicación y ruta paralelas
✓ Colocación más inteligente para reducir la congestión
✓ Algoritmos de enrutamiento avanzados para un cierre de temporización más rápido
Mejoras en el tiempo de compilación1, 2
Dispositivos basados en SSIT
Dispositivos monolíticos
Descripción general de compilación rápida
Descubre cómo Vivado Design Suite utiliza la optimización de diseño jerárquico y los subprocesos múltiples para minimizar los tiempos de compilación. Ve el video y descarga la presentación para obtener información clave y estrategias de implementación reales.
Arranque flexible del procesador
Vivado Design Suite proporciona opciones para configurar el sistema de procesamiento a fin de que se inicie primero en aplicaciones que necesitan un inicio rápido del sistema operativo, un control estricto de la secuencia de alimentación o una reconfiguración dinámica del PL, sin interrumpir el tiempo de ejecución del software. El nuevo flujo de configuración segmentada:
- Arranca primero los procesadores, la memoria y el sistema operativo
- Retrasa la configuración de PL a una fase posterior
- Proporciona un PDI (archivo de configuración) de PL a través de Linux® o U-Boot en tiempo de ejecución
La configuración segmentada está disponible como función de acceso anticipado (EA) en la versión 2024.2. Consulta los tutoriales de GitHub para obtener más información.
Secuencia de arranque en dos fases para la puesta en marcha rápida del dispositivo
Zoom de imagen
Descripción general del arranque flexible
Descubre por qué el proceso de arranque de los SoC Versal™ se divide en dos fases y cómo acelera la puesta en marcha del sistema. En este video, se desglosan los principales bloques arquitectónicos del proceso de arranque y se proporciona un enfoque paso a paso para lograr resultados óptimos.
Flujos RTL de nivel superior
Con los SoC adaptables Versal, los desarrolladores de hardware pueden asignar sus diseños mediante un enfoque de sistema basado en bloques mediante el integrador de IP o permanecer en su RTL de nivel superior para facilitar la migración de diseños FPGA de la generación anterior mediante dos nuevas funciones:
- El flujo NoC (red en chip) modular facilita la entrada de diseños, ya que permite la creación de instancias a través de entornos de integración RTL e IP mediante un enfoque a nivel de sistema.
- El nuevo asistente de transceptores Versal proporciona un contenedor RTL creado alrededor de primitivos GT y permite una personalización básica.
Aunque el integrador de IP sigue aprovechando varios bloques IP en el flujo SoC adaptable de Versal, el flujo RTL de nivel superior permite la flexibilidad de importar diseños con topologías complejas.
Flujos RTL de nivel superior
Descubre cómo la NoC modular y el nuevo asistente de transceptor simplifican la entrada de diseños para diseños RTL, lo que permite flujos FPGA tradicionales, a la vez que aprovecha las ventajas de IP dura de Versal.
Nuevo curso de migración de diseño
Migración de dispositivos AMD UltraScale+™ a SoC adaptables Versal
Si estás comenzando con un diseño de FPGA UltraScale+ o SoC adaptable, este curso a demanda proporciona estrategias para la planificación de sistemas, metodologías de partición y prácticas recomendadas de migración para diversas arquitecturas de sistemas. Acelera tu transición a los SoC adaptables Versal y regístrate hoy mismo.
Recursos
Base de conocimiento de Versal, organizada según las etapas de tu diseño. Incluye documentación, módulos de formación, cursos de formación y mucho más.
Versión 2024.2 de Vivado
Descarga la última versión de Vivado Design Suite para acceder a las funciones más recientes
Versión 2024.2 de Power Design Manager
Descarga la última versión a fin de garantizar datos de alimentación precisos para dispositivos UltraScale+ y Versal
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Notas al pie
- Basado en una situación de prueba única realizada por AMD al mes de diciembre del 2024, en la que se midieron los tiempos de compilación promedio (horas/minutos) de más de 124 diseños dirigidos a dispositivos con tecnología de interconexión de silicio apilado (SSI) Versal que utilizaban Vivado Design Suite 2024.2 frente a Vivado Design Suite 2024.1. Los resultados de tiempo de compilación variarán según el dispositivo, el diseño, la configuración y otros factores (VIV-011)
- Basado en una situación de prueba única realizada por AMD al mes de diciembre del 2024, en la que se midieron los tiempos de compilación promedio (horas/minutos) de más de 151 diseños dirigidos a dispositivos monolíticos Versal que utilizaban Vivado Design Suite 2024.2 frente a Vivado Design Suite 2024.1. Los resultados del tiempo de compilación variarán según el dispositivo, el diseño, la configuración y otros factores. (VIV-010)
- Basado en las pruebas de rendimiento del peor margen de demora negativo de AMD en abril del 2025 utilizando Vivado Design Suite 2024.2 frente a 2024.1. Los resultados declarados son un promedio de media geométrica de más de 153 diseños monolíticos. Los resultados pueden variar según el dispositivo, el diseño, la configuración, el software y otros factores (VIV-013)
- Basado en las pruebas de rendimiento del peor margen de demora negativo de AMD en abril del 2025 utilizando Vivado Design Suite 2024.2 frente a 2024.1. Los resultados declarados son un promedio de media geométrica de más de 125 diseños de SSI. Los resultados pueden variar según el dispositivo, el diseño, la configuración, el software y otros factores (VIV-014)
Notas al pie
- Basado en una situación de prueba única realizada por AMD al mes de diciembre del 2024, en la que se midieron los tiempos de compilación promedio (horas/minutos) de más de 124 diseños dirigidos a dispositivos con tecnología de interconexión de silicio apilado (SSI) Versal que utilizaban Vivado Design Suite 2024.2 frente a Vivado Design Suite 2024.1. Los resultados de tiempo de compilación variarán según el dispositivo, el diseño, la configuración y otros factores (VIV-011)
- Basado en una situación de prueba única realizada por AMD al mes de diciembre del 2024, en la que se midieron los tiempos de compilación promedio (horas/minutos) de más de 151 diseños dirigidos a dispositivos monolíticos Versal que utilizaban Vivado Design Suite 2024.2 frente a Vivado Design Suite 2024.1. Los resultados del tiempo de compilación variarán según el dispositivo, el diseño, la configuración y otros factores. (VIV-010)
- Basado en las pruebas de rendimiento del peor margen de demora negativo de AMD en abril del 2025 utilizando Vivado Design Suite 2024.2 frente a 2024.1. Los resultados declarados son un promedio de media geométrica de más de 153 diseños monolíticos. Los resultados pueden variar según el dispositivo, el diseño, la configuración, el software y otros factores (VIV-013)
- Basado en las pruebas de rendimiento del peor margen de demora negativo de AMD en abril del 2025 utilizando Vivado Design Suite 2024.2 frente a 2024.1. Los resultados declarados son un promedio de media geométrica de más de 125 diseños de SSI. Los resultados pueden variar según el dispositivo, el diseño, la configuración, el software y otros factores (VIV-014)