概述

Vivado Design Suite 具備簡化的設計流程，可讓傳統 FPGA 開發人員使用 Versal 自適應 SoC 來快速實現設計收斂

達成 FMAX 目標

全新佈局與繞線 (Place and Route, P&R) 及時脈演算法讓設計師達成最複雜設計的時序。

快速編譯與彈性開機

減少編譯時間1, 2 並優先啟動處理系統 (Processing System, PS)，實現快速設計收斂和系統啟動。

最高層級的 RTL 流程

使用傳統暫存器傳輸層 (Register Transfer Level, RTL) 流程來充分發揮 Versal 器件的系統效能。

改善 AMD Versal™ 自適應 SoC 設計的成果品質

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Vivado 針對 Versal 的增強功能

4.7%
SSIT 型器件
4.5%
單體器件
相較於 2024.1 版的平均效能提升3, 4

達成 FMAX 目標

Versal™ 自適應 SoC 奠基於經實證的 FPGA 方法，成就系統設計的全新典範。Versal 架構與 Vivado Design Suite 中可實現時序收斂的功能包括：

  • 可減少佈線壅塞的編譯流程
  • 能盡可能減少時脈偏斜的時脈區域自動校正
  • 協助減少目標式偏斜的全新時脈緩衝器技術
  • SSIT 型器件所需要的增強裸晶對裸晶連線能力

Vivado 工具中的最新增強功能搭配內建矽晶片功能，可讓自動化和使用者控制都達成時序收斂。

2x 速度提升
SSIT 型器件
1.7 倍
單體器件
編譯時間改善1, 2

快速編譯

Versal™ 自適應 SoC 可為較複雜的設計提供更多邏輯資源和硬核 IP。但是隨著複雜度增加，編譯時間也可能隨之延長。Vivado™ Design Suite 現在擁有「進階流程」，為每個導入階段提供各項增強功能，相較於先前版本，最多可將編譯速度加快 2 倍：

  • 自動分區，適用於平行佈局與繞線
  • 更智慧化的佈局，可減少壅塞
  • 進階佈線演算法，實現更快速的時序收斂

最高層級的 RTL 流程

針對 Versal 自適應 SoC，硬體開發人員可透過 IP Integrator，採用區塊化系統方法來對映其設計，或是繼續使用最高層級的 RTL，採用以下兩項全新功能來輕鬆移轉上一代 FPGA 設計：

  • 模組化晶片上網路 (Network on Chip, NoC) 流程可透過採用系統層級方法的 RTL 和 IP Integrator 環境來實現實例化，藉此讓設計輸入變輕鬆。
  • 全新 Versal 收發器精靈提供以 GT 基元為基礎的 RTL 包裝函式，並允許基本客製化。

雖然 IP Integrator 仍在 Versal 自適應 SoC 流程中被用於各種 IP 區塊，然而最高層級的 RTL 流程可提供更多彈性，而有助於匯入含有複雜拓撲的設計。

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彈性處理器開機

Vivado Design Suite 提供多種選項，可將處理系統設為優先開機，這對於需要快速啟動作業系統、嚴格控制上電順序，或在不中斷軟體執行階段的情況下進行 PL 動態重配置的應用程式而言特別重要。全新「分割組態」流程：

  • 優先啟動處理器、記憶體和作業系統
  • 將 PL 配置延遲到後階段
  • 在執行階段透過 Linux® 或 U-Boot 提供 PL PDI（設定檔）

分割組態功能已於 2025.1 版釋出。如需更多詳細資料，請參閱 GitHub 教學課程。

適用於快速器件啟動的 2 階段開機順序
影像縮放
2-Phase Boot Sequence for Fast Device Bring-Up
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資源

網路研討會與指南影片
所有 Versal 專用工具 Vivado 影片

Vivado Design Suite

下載最新版本的 Vivado Design Suite 以獲取最新功能

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Power Design Manager

下載最新版本，以確保 UltraScale+ 與 Versal 器件的功耗資料正確。

下載
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尾註
  1. 根據 AMD 在 2024 年 12 月執行的單一測試情境，針對 124 個以 Versal 晶片堆疊互連 (SSI) 技術器件為目標的設計，測量 Vivado Design Suite 2024.2 與 Vivado Design Suite 2024.1 平均各需使用多少編譯時間（小時/分鐘）。編譯時間結果會因器件、設計、配置和其他因素而異 (VIV-011)
  2. 根據 AMD 在 2024 年 12 月執行的單一測試情境，針對 151 個以 Versal 單體器件為目標的設計，測量 Vivado Design Suite 2024.2 與 Vivado Design Suite 2024.1 平均各需使用多少編譯時間（小時/分鐘）。編譯時間結果會因器件、設計、配置和其他因素而異。(VIV-010)
  3. 根據 AMD 於 2025 年 4 月進行的效能測試，比較 Vivado Design Suite 2024.2 與 2024.1 的最差負時序餘量。所述的結果是 153 個單體設計的幾何平均值。結果會因器件、設計、配置、軟體和其他因素而異 (VIV-013)
  4. 根據 AMD 於 2025 年 4 月進行的效能測試，比較 Vivado Design Suite 2024.2 與 2024.1 的最差負時序餘量。所述的結果是 125 個 SSI 設計的幾何平均值。結果會根據器件、設計、配置、軟體和其他因素而異 (VIV-014)