概述
Vivado Design Suite 具備簡化的設計流程，可讓傳統 FPGA 開發人員使用 Versal 自適應 SoC 來快速實現設計收斂
達成 FMAX 目標
全新 P&R 與時序演算法讓設計師達成最複雜設計的時序
快速編譯與彈性開機
減少編譯時間1, 2 並優先啟動 PS，實現快速設計收斂和系統啟動
最高層級的 RTL 流程
使用傳統 RTL 流程來充分發揮 Versal 器件的系統效能
適用於硬體開發人員的簡化設計流程
*僅適用於搭載 AI 引擎的器件。
使用 Vivado Design Suite，五個步驟即可移轉至 Veral 架構
AMD Veral™ 自適應 SoC 架構提供異構加速與硬核 IP 整合，帶來突破性的每瓦系統效能。但當您從上一代的 FPGA 移轉過來時，要如何確保獲得最佳的結果呢？請遵循這些最佳實務，使用 AMD Vivado™ Design Suite 來簡化您的轉換作業。
達成 FMAX 目標
經過實證的 FPGA 方法
Versal™ 自適應 SoC 奠基於經實證的 FPGA 方法，成就系統設計的全新典範。Versal 架構與 Vivado Design Suite 中可實現時序收斂的功能包括：
- 可減少佈線壅塞的編譯流程
- 能盡可能減少時脈偏斜的時脈區域自動校正
- 協助減少目標式偏斜的全新時脈緩衝器技術
- SSIT 型器件所需要的增強裸晶對裸晶連線能力
Vivado 工具中的最新增強功能搭配內建矽晶片功能，可讓自動化和使用者控制都達成時序收斂。
Vivado 2024.2 相對於 2024.1 的效能改善幅度
Versal Monolithic Devices³
4.5%
Average Performance Improvement
2024.2
Versal SSIT-based Devices⁴
4.7%
Average Performance Improvement
2024.2
效能計算的根據是，設計中的時脈為最差負時序餘量 (WNS)。
發揮最高網狀架構效能 (FMAX)
觀看網路研討會並下載簡報，瞭解如何透過 RTL 技術、導入策略及 Vivado Design Suite 中的功能，達到 Versal 器件的網狀架構效能。
快速編譯與彈性開機
最多減少 2 倍的編譯時間1, 2
Versal™ 自適應 SoC 可為較複雜的設計提供更多邏輯資源和硬核 IP。但是隨著複雜度增加，編譯時間也可能隨之延長。Vivado™ Design Suite 現在擁有「進階流程」，為每個導入階段提供各項增強功能，相較於先前版本，最多可將編譯速度加快 2 倍：
✓ 自動分區，適用於平行佈局與繞線
✓ 更智慧化的佈局，可減少壅塞
✓ 進階佈線演算法，實現更快速的時序收斂
編譯時間改善1, 2
SSIT 型器件
單體器件
快速編譯概覽
探索 Vivado Design Suite 如何使用階層式設計最佳化和多執行緒作業，來盡可能減少編譯時間。觀看影片並下載簡報，以瞭解主要深入解析和實務採行的導入策略。
彈性處理器開機
Vivado Design Suite 提供多種選項，可將處理系統設為優先開機，這對於需要快速啟動作業系統、嚴格控制上電順序，或在不中斷軟體執行階段的情況下進行 PL 動態重配置的應用程式而言特別重要。全新「分割組態」流程：
- 優先啟動處理器、記憶體和作業系統
- 將 PL 配置延遲到後階段
- 在執行階段透過 Linux® 或 U-Boot 提供 PL PDI（設定檔）
在 2024.2 版本中，能以搶先體驗 (EA) 功能的形式使用「分割組態」。如需詳細資訊，請參閱 GitHub 教學課程。
適用於快速器件啟動的 2 階段開機順序
影像縮放
彈性開機概覽
探索為何 Versal™ SoC 開機程序要被分割成兩個階段，以及這樣如何加速系統啟動。本影片解析開機程序中的主要架構區塊，並提供實現最佳結果的逐步方法。
最高層級的 RTL 流程
針對 Versal 自適應 SoC，硬體開發人員可透過 IP Integrator，採用區塊化系統方法來對映其設計，或是繼續使用最高層級的 RTL，採用以下兩項全新功能來輕鬆移轉上一代 FPGA 設計：
- 模組化 NoC 流程可透過採用系統層級方法的 RTL 和 IP Integrator 環境來實現實例化，藉此讓設計輸入變輕鬆。
- 全新 Versal 收發器精靈提供以 GT 基元為基礎的 RTL 包裝函式，並允許基本客製化。
雖然 IP Integrator 仍在 Versal 自適應 SoC 流程中被用於各種 IP 區塊，然而最高層級的 RTL 流程可提供更多彈性，而有助於匯入含有複雜拓撲的設計。
最高層級的 RTL 流程
瞭解模組化 NoC 和全新收發器精靈如何簡化 RTL 設計的設計輸入，在善用 Versal 硬核 IP 優勢的同時，實現傳統 FPGA 流程。
全新設計移轉課程
從 AMD UltraScale+™ 器件移轉到 Versal 自適應 SoC
如果您原本的設計是採用 UltraScale+ FPGA 或自適應 SoC，這堂隨選課程可提供系統規劃策略、分割方法，以及各種系統架構的最佳移轉作法。簡化轉換到 Versal 自適應 SoC 的過程，今天就註冊！
資源
Versal 知識庫，依您的設計階段分門別類，內含說明文件、訓練單元、訓練課程和其他內容。
Vivado 2024.2 版
下載最新版本的 Vivado Design Suite 以獲取最新功能
Power Design Manager 2024.2 版本
下載最新版本，以確保 UltraScale+ 與 Versal 器件的功耗資料正確。
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尾註
- 根據 AMD 在 2024 年 12 月執行的單一測試情境，針對 124 個以 Versal 晶片堆疊互連 (SSI) 技術器件為目標的設計，測量 Vivado Design Suite 2024.2 與 Vivado Design Suite 2024.1 平均各需使用多少編譯時間（小時/分鐘）。編譯時間結果會因器件、設計、配置和其他因素而異 (VIV-011)
- 根據 AMD 在 2024 年 12 月執行的單一測試情境，針對 151 個以 Versal 單體器件為目標的設計，測量 Vivado Design Suite 2024.2 與 Vivado Design Suite 2024.1 平均各需使用多少編譯時間（小時/分鐘）。編譯時間結果會因器件、設計、配置和其他因素而異。(VIV-010)
- 根據 AMD 於 2025 年 4 月進行的效能測試，比較 Vivado Design Suite 2024.2 與 2024.1 的最差負時序餘量。所述的結果是 153 個單體設計的幾何平均值。結果會因器件、設計、配置、軟體和其他因素而異 (VIV-013)
- 根據 AMD 於 2025 年 4 月進行的效能測試，比較 Vivado Design Suite 2024.2 與 2024.1 的最差負時序餘量。所述的結果是 125 個 SSI 設計的幾何平均值。結果會根據器件、設計、配置、軟體和其他因素而異 (VIV-014)
尾註
- 根據 AMD 在 2024 年 12 月執行的單一測試情境，針對 124 個以 Versal 晶片堆疊互連 (SSI) 技術器件為目標的設計，測量 Vivado Design Suite 2024.2 與 Vivado Design Suite 2024.1 平均各需使用多少編譯時間（小時/分鐘）。編譯時間結果會因器件、設計、配置和其他因素而異 (VIV-011)
- 根據 AMD 在 2024 年 12 月執行的單一測試情境，針對 151 個以 Versal 單體器件為目標的設計，測量 Vivado Design Suite 2024.2 與 Vivado Design Suite 2024.1 平均各需使用多少編譯時間（小時/分鐘）。編譯時間結果會因器件、設計、配置和其他因素而異。(VIV-010)
- 根據 AMD 於 2025 年 4 月進行的效能測試，比較 Vivado Design Suite 2024.2 與 2024.1 的最差負時序餘量。所述的結果是 153 個單體設計的幾何平均值。結果會因器件、設計、配置、軟體和其他因素而異 (VIV-013)
- 根據 AMD 於 2025 年 4 月進行的效能測試，比較 Vivado Design Suite 2024.2 與 2024.1 的最差負時序餘量。所述的結果是 125 個 SSI 設計的幾何平均值。結果會根據器件、設計、配置、軟體和其他因素而異 (VIV-014)