概观

Vivado Design Suite 提供经过优化的设计流程，让传统 FPGA 开发人员能够加快完成 Versal 自适应 SoC 设计

满足 FMAX 目标

全新布局布线和时钟算法，帮助设计人员在规定时间内高效完成复杂设计。

快速编译和灵活启动

加快编译速度1,2 并优先启动处理系统，以加快完成设计收敛和系统初始化。

顶层 RTL 流程

采用传统 RTL 流程，充分释放 Versal 器件的系统性能。

提升 AMD Versal™ 自适应 SoC 设计的成品质量

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面向 Versal 的 Vivado 增强功能

4.7%
基于 SSIT 的器件
4.5%
单片器件
相较于 2024.1 版本的平均性能提升幅度3,4

满足 FMAX 目标

Versal™ 自适应 SoC 虽然采用经过实践检验的 FPGA 方法，但开创了一种全新的系统设计范式。Versal 架构和 Vivado Design Suite 中的以下功能有助于实现时序收敛：

  • 优化的编译流程，旨在减少布线拥塞
  • 时钟区域自动校准功能，旨在充分消减时钟偏移
  • 全新时钟缓冲器技术，旨在实现时钟偏移消减目标
  • 经过增强的裸片间连接能力，适用于基于 SSIT 的器件

借助 Vivado 工具中的全新增强功能以及内置芯片功能，实现自动化和用户控制，从而加快完成时序收敛。

2x ‎
基于 SSIT 的器件
1.7 倍
单片器件
编译速度提升1,2

快速编译

Versal™ 自适应 SoC 提供更多逻辑资源和硬核 IP，可胜任更为复杂的设计。然而，更为复杂的设计可能需要更长的编译时间。Vivado™ Design Suite 现推出“高级流程”，在每个实现阶段都进行了优化改进，与先前版本相比，编译速度提升最高可达 2 倍：

  • 自动分区以实现并行布局布线
  • 布局更智能以充分减少拥塞
  • 高级布线算法加快时序收敛

顶层 RTL 流程

对于 Versal 自适应 SoC，硬件开发人员可以使用 IP Integrator 通过基于模块的系统方法来映射设计，或者继续使用顶层 RTL 以便通过以下两项新功能轻松迁移上一代 FPGA 设计：

  • 模块化 NoC 流程采用系统级方法，支持通过 RTL 和 IP integrator 环境进行实例化处理，从而简化设计输入。
  • 新增的 Versal 收发器向导提供基于 GT 原语创建的 RTL 封装，支持进行基本的自定义设置。

在 Versal 自适应 SoC 设计流程中，IP integrator 仍可用于构建各种 IP 块，而通过顶层 RTL 流程可灵活导入具有复杂拓扑的设计。

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灵活的处理器启动方式

对于需要快速启动操作系统、严格控制电源排序、动态重配置 PL 而不中断软件运行时的应用，Vivado Design Suite 提供了多个选项，支持将处理系统配置为优先启动。全新的分段配置流程：

  • 优先启动处理器、存储器和操作系统
  • 将 PL 配置推迟到后续阶段
  • 在运行时通过 Linux® 或 U-Boot 交付 PL PDI（配置文件）

分段配置已在 2025.1 版本中推出。更多详情，请参阅 GitHub 教程。

通过两阶段启动顺序加快器件初始化
图像缩放
2-Phase Boot Sequence for Fast Device Bring-Up
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资源

网络研讨会与操作视频
与适用于 Versal 的 Vivado 相关的所有视频

Vivado Design Suite

下载最新版本的 Vivado Design Suite 以获取全新推出的功能

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Power Design Manager

下载最新版本，确保获得 UltraScale+ 和 Versal 器件的准确功耗数据

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附注
  1. 基于 AMD 于 2024 年 12 月进行的一项测试，该测试分别使用 Vivado Design Suite 2024.2 和 Vivado Design Suite 2024.1 处理 124 个 Versal 堆叠芯片互联 (SSI) 技术器件的设计工作，以衡量平均编译时间（小时/分钟）。测出的编译时间因器件、设计、配置和其他因素而异 (VIV-011)
  2. 基于 AMD 于 2024 年 12 月进行的一项测试，该测试分别使用 Vivado Design Suite 2024.2 和 Vivado Design Suite 2024.1 处理 151 个 Versal 单片器件的设计工作，以衡量平均编译时间（小时/分钟）。测出的编译时间因器件、设计、配置和其他因素而异。(VIV-010)
  3. 基于 AMD 在 2025 年 4 月分别使用 Vivado Design Suite 2024.2 和 2024.1 进行的最差负时序裕量性能测试。发布的结果是基于 153 个单片设计的几何平均值。结果可能因器件、设计、配置、软件和其他因素而异 (VIV-013)
  4. 基于 AMD 在 2025 年 4 月分别使用 Vivado Design Suite 2024.2 和 2024.1 进行的最差负时序裕量性能测试。发布的结果是基于 125 个 SSI 设计的几何平均值。结果可能因器件、设计、配置、软件和其他因素而异 (VIV-014)