概观
Vivado Design Suite 提供经过优化的设计流程，让传统 FPGA 开发人员能够加快完成 Versal 自适应 SoC 设计
满足 FMAX 目标
全新布局布线和时钟算法，帮助设计人员在规定时间内高效完成复杂设计
快速编译和灵活启动
加快编译速度1,2 并优先启动处理系统，以加快完成设计收敛和系统初始化
顶层 RTL 流程
采用传统 RTL 流程，充分释放 Versal 器件的系统性能
面向硬件开发人员的精简设计流程
*仅适用于配备 AI 引擎的器件。
通过 Vivado Design Suite 五步迁移到 Versal 架构
AMD Versal™ 自适应 SoC 架构提供异构加速和硬 IP 集成功能，可实现突破性的系统性能功耗比。但是，在从上一代 FPGA 进行迁移时，要如何确保获得最优结果呢？遵循以下最佳实践，利用 AMD Vivado™ Design Suite 优化迁移过程。
满足 FMAX 目标
经过验证的 FPGA 方法
Versal™ 自适应 SoC 虽然采用经过实践检验的 FPGA 方法，但开创了一种全新的系统设计范式。Versal 架构和 Vivado Design Suite 中的以下功能有助于实现时序收敛：
- 优化的编译流程，旨在减少布线拥塞
- 时钟区域自动校准功能，旨在充分消减时钟偏移
- 全新时钟缓冲器技术，旨在实现时钟偏移消减目标
- 经过增强的裸片间连接能力，适用于基于 SSIT 的器件
借助 Vivado 工具中的全新增强功能以及内置芯片功能，实现自动化和用户控制，从而加快完成时序收敛。
性能提升：Vivado 2024.1 对比 2024.2
Versal Monolithic Devices³
4.5%
Average Performance Improvement
2024.2
Versal SSIT-based Devices⁴
4.7%
Average Performance Improvement
2024.2
性能结果基于设计中时钟的最差负时序裕量 (WNS) 计算得出。
充分提升互连结构性能 (FMAX)
观看网络研讨会并下载演示文稿，探索如何通过 Vivado Design Suite 中的 RTL 技术、实现策略和各种功能来满足 Versal 器件的互连结构性能需求。
计划迁移到 AMD Versal™ 自适应 SoC？
作为一种经过验证的时序收敛方法，基准设定可帮助您为 RTL 设计奠定坚实基础，然后再深入研究复杂的布局布线策略。在前期采用正确方法，才能减少迭代次数、提高可预测性，并加快实现时序收敛。
快速编译和灵活启动
编译速度提升最高可达 2 倍1,2
Versal™ 自适应 SoC 提供更多逻辑资源和硬核 IP，可胜任更为复杂的设计。然而，更为复杂的设计可能需要更长的编译时间。Vivado™ Design Suite 现推出“高级流程”，在每个实现阶段都进行了优化改进，与先前版本相比，编译速度提升最高可达 2 倍：
✓ 自动分区以实现并行布局布线
✓ 布局更智能以充分减少拥塞
✓ 高级布线算法加快时序收敛
编译速度提升1,2
基于 SSIT 的器件
单片器件
快速编译：概观
了解 Vivado Design Suite 如何利用经过优化的分层设计和多线程处理来充分加快编译速度。如需深入了解核心内容和实际的实现策略，请观看视频并下载演示文稿。
灵活的处理器启动方式
对于需要快速启动操作系统、严格控制电源排序、动态重配置 PL 而不中断软件运行时的应用，Vivado Design Suite 提供了多个选项，支持将处理系统配置为优先启动。全新的分段配置流程：
- 优先启动处理器、存储器和操作系统
- 将 PL 配置推迟到后续阶段
- 在运行时通过 Linux® 或 U-Boot 交付 PL PDI（配置文件）
分段配置在 2025.2 版中作为抢先体验 (EA) 功能推出。更多详情，请参阅 GitHub 教程。
通过两阶段启动顺序加快器件初始化
图像缩放
灵活启动：概观
了解为何将 Versal™ SoC 启动进程分为两个阶段，以及这如何有助于加快系统初始化。本视频将详细介绍启动进程中涉及到的关键架构模块，并通过一步步渐进的方式来帮助实现最佳成果。
顶层 RTL 流程
对于 Versal 自适应 SoC，硬件开发人员可以使用 IP Integrator 通过基于模块的系统方法来映射设计，或者继续使用顶层 RTL 以便通过以下两项新功能轻松迁移上一代 FPGA 设计：
- 模块化 NoC 流程采用系统级方法，支持通过 RTL 和 IP integrator 环境进行例化处理，从而简化设计输入。
- 新增的 Versal 收发器向导提供基于 GT 原语创建的 RTL 封装，支持进行基本的自定义设置。
在 Versal 自适应 SoC 设计流程中，IP integrator 仍可用于构建各种 IP 块，而通过顶层 RTL 流程可灵活导入具有复杂拓扑的设计。
顶层 RTL 流程
了解模块化 NoC 和新增收发器向导如何简化 RTL 设计的设计输入阶段，在支持传统 FPGA 流程的同时实现 Versal 硬核 IP 的诸多优势。
全新推出的“设计迁移”课程
从 AMD UltraScale+™ 器件迁移至 Versal 自适应 SoC
如果您一开始设计的是 UltraScale+ FPGA 或自适应 SoC，那么通过这门点播课程，您将了解适用于不同系统架构的系统规划策略、分区方法及最佳迁移实践。如欲更加轻松地迁移至 Versal 自适应 SoC，请立即报名参加本课程！
资源
Versal 知识库，资源按设计阶段进行分类整理。资源包括文档、培训模块、培训课程等。
Vivado Design Suite
下载最新版本的 Vivado Design Suite 以获取全新推出的功能
Power Design Manager
下载最新版本，确保获得 UltraScale+ 和 Versal 器件的准确功耗数据
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附注
- 基于 AMD 于 2024 年 12 月进行的一项测试，该测试分别使用 Vivado Design Suite 2024.2 和 Vivado Design Suite 2024.1 处理 124 个 Versal 堆叠芯片互联 (SSI) 技术器件的设计工作，以衡量平均编译时间（小时/分钟）。测出的编译时间因器件、设计、配置和其他因素而异 (VIV-011)
- 基于 AMD 于 2024 年 12 月进行的一项测试，该测试分别使用 Vivado Design Suite 2024.2 和 Vivado Design Suite 2024.1 处理 151 个 Versal 单片器件的设计工作，以衡量平均编译时间（小时/分钟）。测出的编译时间因器件、设计、配置和其他因素而异。(VIV-010)
- 基于 AMD 在 2025 年 4 月分别使用 Vivado Design Suite 2024.2 和 2024.1 进行的最差负时序裕量性能测试。发布的结果是基于 153 个单片设计的几何平均值。结果可能因器件、设计、配置、软件和其他因素而异 (VIV-013)
- 基于 AMD 在 2025 年 4 月分别使用 Vivado Design Suite 2024.2 和 2024.1 进行的最差负时序裕量性能测试。发布的结果是基于 125 个 SSI 设计的几何平均值。结果可能因器件、设计、配置、软件和其他因素而异 (VIV-014)
附注
- 基于 AMD 于 2024 年 12 月进行的一项测试，该测试分别使用 Vivado Design Suite 2024.2 和 Vivado Design Suite 2024.1 处理 124 个 Versal 堆叠芯片互联 (SSI) 技术器件的设计工作，以衡量平均编译时间（小时/分钟）。测出的编译时间因器件、设计、配置和其他因素而异 (VIV-011)
- 基于 AMD 于 2024 年 12 月进行的一项测试，该测试分别使用 Vivado Design Suite 2024.2 和 Vivado Design Suite 2024.1 处理 151 个 Versal 单片器件的设计工作，以衡量平均编译时间（小时/分钟）。测出的编译时间因器件、设计、配置和其他因素而异。(VIV-010)
- 基于 AMD 在 2025 年 4 月分别使用 Vivado Design Suite 2024.2 和 2024.1 进行的最差负时序裕量性能测试。发布的结果是基于 153 个单片设计的几何平均值。结果可能因器件、设计、配置、软件和其他因素而异 (VIV-013)
- 基于 AMD 在 2025 年 4 月分别使用 Vivado Design Suite 2024.2 和 2024.1 进行的最差负时序裕量性能测试。发布的结果是基于 125 个 SSI 设计的几何平均值。结果可能因器件、设计、配置、软件和其他因素而异 (VIV-014)