概要

Vivado Design Suite の合理化されたデザイン フローにより、開発者は Versal アダプティブ SoC でこれまでと同じ FPGA デザイン手法を使用して迅速にデザイン クロージャを実現できます

FMAX の目標を達成

新しい配置配線アルゴリズムとクロッキング アルゴリズムにより、設計者は最も複雑なデザインのタイミングも合わせることが可能

高速コンパイルと柔軟なブート

コンパイル時間1、2 を短縮し、PS を最初に起動することで、迅速なデザイン クロージャとシステムの起動を実現

最上位の RTL フローが可能

従来型の RTL フローを使用して Versal デバイスのシステム性能を解き放つ

AMD Versal™ アダプティブ SoC で結果の品質を向上

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Versal 向けに強化された Vivado

4.7%
SSIT ベース デバイス
4.5%
モノリシック デバイス
2024.1 と比較して平均性能が向上3、4

FMAX の目標を達成

Versal™ アダプティブ SoC は、実績のある FPGA の手法を基盤とし、システム デザインの新たなパラダイムを実現します。タイミング クロージャを達成する Versal アーキテクチャと Vivado Design Suite の機能には次のものがあります。

  • 配線混雑を軽減するコンパイル フロー
  • クロック スキューを最小化するクロック領域の自動キャリブレーション
  • ターゲット スキューを小さくするための新しいクロック バッファー テクノロジ
  • SSIT ベースのデバイス向けに強化されたダイ間接続性

Vivado ツールの最新の機能強化とビルトイン シリコン機能により、タイミング クロージャを達成するための自動化とユーザー制御の両方が可能になります。

2 倍 高速化
SSIT ベース デバイス
1.7 倍
モノリシック デバイス
コンパイル時間の改善1、2

高速コンパイル

Versal™ アダプティブ SoC は、より複雑なデザインに対応する豊富なロジック リソースとハード IP を提供します。ただし、複雑性が増していることでコンパイル時間が長くなる場合があります。Vivado™ Design Suite では、すべてのインプリメンテーション段階が強化され、コンパイルを以前のリリースよりも最大 2 倍高速化する高度なフローが新たに導入されました。

  • 自動パーティションによる並列配置配線
  • 混雑を軽減する、よりスマートな配置
  • タイミング クロージャを高速化する高度な配線アルゴリズム

最上位の RTL フローが可能

Versal アダプティブ SoC により、ハードウェア開発者は、IP インテグレーターを使用してブロック ベースのシステム アプローチでデザインをマッピングすることも、最上位の RTL に留まって、2 つの新機能を使用して前世代の FPGA デザインの移行を容易にすることもできます。

  • モジュール式の NoC フローにより、システム レベルのアプローチを使用して RTL および IP インテグレーター環境でインスタンシエーションを実行することで、デザイン入力を容易にします。
  • 新しい Versal トランシーバー ウィザードは、GT プリミティブの周りに RTL ラッパーを生成し、基本的なカスタマイズを可能にします。

Versal アダプティブ SoC フローでは、さまざまな IP ブロックに IP インテグレーターが引き続き活用されていますが、最上位の RTL フローでは、複雑なトポロジーを持つデザインを柔軟にインポートできます。

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柔軟なプロセッサ ブート

Vivado Design Suite は、高速な OS 起動、厳密な電源シーケンス制御、またはソフトウェアの実行を中断することのない PL の動的なリコンフィギュレーションを必要とするアプリケーション向けに、プロセッシング システムを最初にブートするように構成するオプションを備えています。新しいセグメント化コンフィギュレーション フローでは、次のことが可能です。

  • プロセッサ、メモリ、OS を最初にブートする
  • PL コンフィギュレーションを後続のステージまで先送りする
  • 実行時に Linux® または U-Boot 経由で PL PDI (config ファイル) を提供

セグメント化コンフィギュレーションは、2025.1 リリースで利用可能です。詳細は、GitHub のチュートリアルをご覧ください。

高速デバイス起動のための 2 段階ブート シーケンス
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2-Phase Boot Sequence for Fast Device Bring-Up
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リソース

ウェビナーと解説ビデオ
すべての Vivado for Versal ビデオ

Vivado Design Suite

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Power Design Manager

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脚注
  1. 2024 年 12 月に AMD が実施した単一テスト シナリオに基づき、Versal スタックド シリコン インターコネクト (SSI) テクノロジ デバイスを対象とした 124 のデザインにおける平均コンパイル時間 (時/分) を測定し、Vivado Design Suite 2024.2 と Vivado Design Suite 2024.1 で比較しました。コンパイル時間は、デバイス、設計、構成などの要因によって変動する可能性があります。(VIV-011)
  2. 2024 年 12 月に AMD が実施した単一テスト シナリオに基づき、Versal モノリシック デバイスを対象とした 151 のデザインにおける平均コンパイル時間 (時/分) を測定し、Vivado Design Suite 2024.2 と Vivado Design Suite 2024.1 で比較しました。コンパイル時間の結果は、デバイス、設計、構成などの要因によって変動する可能性があります。(VIV-010)
  3. Vivado Design Suite 2024.2 と 2024.1 を使用し、2025 年 4 月に AMD が実施したワースト ネガティブ スラック (WNS) に基づく性能評価の結果です。これらの数値は、153 のモノリシック デザインを対象とした幾何平均に基づいています。結果は、デバイス、設計、構成、ソフトウェア環境やその他の条件によって異なる場合があります。(VIV-013)
  4. Vivado Design Suite 2024.2 と 2024.1 を使用し、2025 年 4 月に AMD が実施したワースト ネガティブ スラック (WNS) に基づく性能評価の結果です。これらの数値は、125 の SSI デザインを対象とした幾何平均に基づいています。結果は、デバイス、設計、構成、ソフトウェア環境やその他の条件によって異なる場合があります。(VIV-014)