概要

Vivado Design Suite の合理化されたデザイン フローにより、開発者は Versal アダプティブ SoC でこれまでと同じ FPGA デザイン手法を使用して迅速にデザイン クロージャを実現できます

FMAX の目標を達成 

新しい配置配線アルゴリズムとクロッキング アルゴリズムにより、設計者は最も複雑なデザインのタイミングも合わせることが可能

高速コンパイルと柔軟なブート

コンパイル時間1、2 を短縮し、PS を最初に起動することで、迅速なデザイン クロージャとシステムの起動を実現

最上位の RTL フローが可能

従来型の RTL フローを使用して Versal デバイスのシステム性能を解き放つ

ハードウェア開発者向けに合理化されたデザイン フロー

*AI エンジン搭載デバイスにのみ適用されます。

Migrate to the AMD Versal architecture in 5 steps

Vivado Design Suite を使用して 5 つのステップで Versal アーキテクチャに移行

AMD Versal™ アダプティブ SoC アーキテクチャは、ヘテロジニアス アクセラレーションとハード IP の統合により、画期的なワットあたりのシステム性能を実現します。ただ、従来世代の FPGA から移行するにあたり、最良の成果を得るためには、効果的なアプローチが求められます。ここで紹介するベスト プラクティスを参考に、AMD Vivado™ Design Suite を活用して移行作業を効率的に進めてください。

記事を読む
curved transparent to black top gradient divider

FMAX の目標を達成

実証済みの FPGA 設計手法

Versal™ アダプティブ SoC は、実績のある FPGA の手法を基盤とし、システム デザインの新たなパラダイムを実現します。タイミング クロージャを達成する Versal アーキテクチャと Vivado Design Suite の機能には次のものがあります。

  • 配線混雑を軽減するコンパイル フロー
  • クロック スキューを最小化するクロック領域の自動キャリブレーション
  • ターゲット スキューを小さくするための新しいクロック バッファー テクノロジ
  • SSIT ベースのデバイス向けに強化されたダイ間接続性

Vivado ツールの最新の機能強化とビルトイン シリコン機能により、タイミング クロージャを達成するための自動化とユーザー制御の両方が可能になります。

性能向上 Vivado 2024.1 vs 2024.2

Versal モノリシック デバイス³
4.5%
平均性能の向上
2024.2
Versal SSIT ベース デバイス⁴
4.7%
平均性能の向上
2024.2

性能は、クロックのワースト ネガティブ スラック (WNS) を使用して算出されています。

ファブリック性能の最大化 (FMAX)

RTL テクニック、インプリメンテーション ストラテジ、および Versal デバイスにおけるファブリック性能を満たす Vivado Design Suite の機能については、ウェビナーをご視聴いただき、プレゼンテーションをダウンロードしてご覧ください。

ウェビナー
プレゼンテーションを見る

Versal デバイスのクロック スキューを低減

AMD Versal SSIT デバイスのローカルおよびグローバル スキューを低減するキャリブレーション対応のスキュー調整機能など、Vivado Design Suite の拡張機能について説明します。

プレゼンテーションを見る

AMD Versal™ アダプティブ SoC への移行 

複雑な配置配線プロセスに入る前に、ベースライニング (初期のタイミング評価) を行うことは、タイミング クロージャの確実な基盤を築く上で非常に有効です。適切なアプローチを事前に行うことで、反復作業を減らし、設計の予測性を高め、より短時間でタイミング クロージャを達成できます。

記事を読む
curved transparent to black divider
curved transparent to black top gradient divider

高速コンパイルと柔軟なブート

コンパイル時間を最大 1/2 に短縮1、2

Versal™ アダプティブ SoC は、より複雑なデザインに対応する豊富なロジック リソースとハード IP を提供します。ただし、複雑性が増していることでコンパイル時間が長くなる場合があります。Vivado™ Design Suite では、すべてのインプリメンテーション段階が強化され、コンパイルを以前のリリースよりも最大 2 倍高速化する高度なフローが新たに導入されました。

✓ 自動パーティションによる並列配置配線
✓ 混雑を軽減するよりスマートな配置
✓ タイミング クロージャを高速化する高度な配線アルゴリズム

コンパイル時間の改善1、2
SSIT ベース デバイス
2 倍高速
2024.1
2024.2
モノリシック デバイス
1.7 倍高速
2024.1
2024.2

高速コンパイルの概要

Vivado Design Suite で、階層デザインの最適化とマルチスレッド処理を活用してコンパイル時間を短縮する方法、および Vivado 2024.2 以前のプロジェクトを Vivado 2024.2 以降に移行し、Versal デザイン向けの高度な設計フローを利用する方法を紹介します。有益な情報や実環境でのインプリメンテーション ストラテジについては、ビデオをご覧いただき、プレゼンテーション資料をダウンロードしてください。

Versal デバイス向けアドバンス フローのプレゼンテーション
2024.2 以前の Versal プロジェクト移行ガイドのプレゼンテーション

柔軟なプロセッサ ブート

Vivado Design Suite は、高速な OS 起動、厳密な電源シーケンス制御、またはソフトウェアの実行を中断することのない PL の動的なリコンフィギュレーションを必要とするアプリケーション向けに、プロセッシング システムを最初にブートするように構成するオプションを備えています。新しいセグメント化コンフィギュレーション フローでは、次のことが可能です。

  • プロセッサ、メモリ、OS を最初にブートする
  • PL コンフィギュレーションを後続のステージまで先送りする
  • 実行時に Linux® または U-Boot 経由で PL PDI (config ファイル) を提供

セグメント化コンフィギュレーションは、2025.1 リリースのアーリー アクセス (EA) 機能として利用可能です。詳細は、GitHub のチュートリアルをご覧ください。

高速デバイス起動のための 2 段階ブート シーケンス
画像を拡大
2-Phase Boot Sequence for Fast Device Bring-Up

柔軟なブートの概要

Versal™ SoC のブート プロセスが 2 段階に分けられている理由と、システム起動を高速化する方法について説明します。このビデオでは、ブート プロセスの主要なアーキテクチャ ブロックを分けて解説し、最適な結果を得るための段階的なアプローチを紹介します。

プレゼンテーションを見る
curved transparent to black divider
curved transparent to black top gradient divider

最上位の RTL フローが可能

Versal アダプティブ SoC により、ハードウェア開発者は、IP インテグレーターを使用してブロック ベースのシステム アプローチでデザインをマッピングすることも、最上位の RTL に留まって、2 つの新機能を使用して前世代の FPGA デザインの移行を容易にすることもできます。

  • モジュール式の NoC フローにより、システム レベルのアプローチを使用して RTL および IP インテグレーター環境でインスタンシエーションを実行することで、デザイン入力を容易にします。
  • 新しい Versal トランシーバー ウィザードは、GT プリミティブの周りに RTL ラッパーを生成し、基本的なカスタマイズを可能にします。 

Versal アダプティブ SoC フローでは、さまざまな IP ブロックに IP インテグレーターが引き続き活用されていますが、最上位の RTL フローでは、複雑なトポロジーを持つデザインを柔軟にインポートできます。

最上位の RTL フローが可能

モジュール型 NoC と新しいトランシーバー ウィザードが RTL デザインでのデザイン入力をシンプルにし、Versal ハード IP のメリットを活用しながら従来型 FPGA フローをも可能にする仕組みをご確認ください。

プレゼンテーションを見る

モジュール型 NoC パート 1 – 概要

モジュール型 NoC パート 2 – XPM の追加

モジュール型 NoC パート 3 – コネクションの作成およびプロパティの追加

モジュール型 NoC パート 4 – NoC コマンドの検証

モジュール型 NoC パート 5 – DFX を使用したモジュール型 NoC

curved transparent to black divider
computer programmers

新デザイン移行コース

AMD UltraScale+™ デバイスから Versal アダプティブ SoC への移行

このオンデマンド コースでは、UltraScale+ FPGA またはアダプティブ SoC のデザインから始める場合のシステム計画の戦略、パーティション手法、多様なシステム アーキテクチャへの移行のベスト プラクティスを提供します。Versal アダプティブ SoC への移行を効率化しましょう。今すぐご登録を!

今すぐ登録

リソース

Versal ナレッジ ベースは、デザインの段階別に構成されています。資料、トレーニング モジュール、トレーニング コースなどが揃っています。

ハブにアクセスする

Vivado Design Suite

Vivado Design Suite の最新リリースをダウンロードして、最新機能にアクセスしてください

ダウンロード

Power Design Manager

UltraScale+ および Versal デバイスの正確な電力情報については、最新リリースをダウンロードしてご確認ください

ダウンロード
curved transparent to black top gradient divider

お問い合わせ

ハードウェア ツールに関する最新ニュースの受信をご希望の方は、こちらにご登録ください。また、Vivado Design Suite に関するご質問やフィードバックは、エキスパートまでお寄せください

登録
営業に問い合わせ
脚注
  1. 2024 年 12 月に AMD が実施した単一テスト シナリオに基づき、Versal スタックド シリコン インターコネクト (SSI) テクノロジ デバイスを対象とした 124 のデザインにおける平均コンパイル時間 (時/分) を測定し、Vivado Design Suite 2024.2 と Vivado Design Suite 2024.1 で比較しました。コンパイル時間は、デバイス、設計、構成などの要因によって変動する可能性があります。(VIV-011)
  2. 2024 年 12 月に AMD が実施した単一テスト シナリオに基づき、Versal モノリシック デバイスを対象とした 151 のデザインにおける平均コンパイル時間 (時/分) を測定し、Vivado Design Suite 2024.2 と Vivado Design Suite 2024.1 で比較しました。コンパイル時間の結果は、デバイス、設計、構成などの要因によって変動する可能性があります。(VIV-010)
  3. Vivado Design Suite 2024.2 と 2024.1 を使用し、2025 年 4 月に AMD が実施したワースト ネガティブ スラック (WNS) に基づく性能評価の結果です。これらの数値は、153 のモノリシック デザインを対象とした幾何平均に基づいています。結果は、デバイス、設計、構成、ソフトウェア環境やその他の条件によって異なる場合があります。(VIV-013)
  4. Vivado Design Suite 2024.2 と 2024.1 を使用し、2025 年 4 月に AMD が実施したワースト ネガティブ スラック (WNS) に基づく性能評価の結果です。これらの数値は、125 の SSI デザインを対象とした幾何平均に基づいています。結果は、デバイス、設計、構成、ソフトウェア環境やその他の条件によって異なる場合があります。(VIV-014)