Présentation
Grâce à un flux de conception rationalisé, Vivado Design Suite permet aux développeurs de FPGA traditionnels de terminer rapidement leurs conceptions avec des SoC adaptatifs Versal
Atteindre les objectifs FMAX
Les nouveaux algorithmes de placement, de routage et d'horloge permettent aux concepteurs de respecter les délais pour les conceptions les plus complexes
Compilation rapide et démarrage flexible
Réduisez le temps de compilation1,2 et démarrez le sous-système de traitement en premier pour finaliser la conception et activer le système rapidement
Flux RTL de haut niveau
Utilisez les flux RTL traditionnels pour débrider les performances du système sur les composants Versal
Flux de conception rationalisé pour les développeurs de hardware
*S'applique uniquement aux appareils dotés de moteurs d'IA.
Migrez vers l'architecture Versal en cinq étapes avec Vivado Design Suite
L'architecture de SoC adaptatif AMD Versal™ assure une accélération hétérogène et une intégration IP hardware pour des performances de système par watt exceptionnelles. Mais comment garantir une migration optimale à partir de FPGA de génération précédente ? Suivez ces bonnes pratiques pour simplifier votre transition à l'aide d'AMD Vivado™ Design Suite.
Atteindre les objectifs FMAX
Méthodologies de FPGA éprouvées
Les SoC adaptatifs Versal™ permettent un nouveau paradigme de conception de système tout en s'appuyant sur des méthodologies FPGA éprouvées. Les capacités de l'architecture Versal et de Vivado Design Suite permettant d'obtenir une fermeture de synchronisation incluent :
- Des flux de compilation qui réduisent la congestion de routage
- Un étalonnage automatique des régions d'horloge pour minimiser le décalage d'horloge
- Une nouvelle technologie de tampon d'horloge offrant une réduction ciblée du décalage
- Une connectivité die-to-die améliorée pour les composants SSIT
Les dernières améliorations apportées aux outils Vivado, associées à des fonctionnalités intégrées au niveau de la puce, permettent à la fois l'automatisation et le contrôle de l'utilisateur pour respecter la fermeture de synchronisation.
Amélioration des performances entre Vivado 2024.1 et 2024.2
Versal Monolithic Devices³
4.5%
Average Performance Improvement
2024.2
Versal SSIT-based Devices⁴
4.7%
Average Performance Improvement
2024.2
Performances calculées en utilisant le pire retard négatif (WNS) des horloges de la conception.
Optimisation des performances de la structure (FMAX)
Regardez le webinaire et téléchargez la présentation pour explorer les techniques RTL, les stratégies d'implémentation et les fonctionnalités de Vivado Design Suite qui permettent d'atteindre les objectifs de performances de la structure sur les composants Versal.
Compilation rapide et démarrage flexible
Compilation jusqu'à 2 fois plus rapide1,2
Les SoC adaptatifs Versal™ fournissent des ressources logiques et une IP hardware plus importantes pour les conceptions plus complexes. Mais avec une complexité accrue, les délais de compilation peuvent s'allonger. Vivado™ Design Suite intègre désormais le flux avancé pour offrir une compilation jusqu'à 2 fois plus rapide par rapport aux versions précédentes, avec des améliorations à chaque étape de l'implémentation :
✓ Partitionnement automatique pour les placements et routages parallèles
✓ Positionnement plus intelligent pour réduire l'encombrement
✓ Algorithmes de routage avancés pour une fermeture de synchronisation plus rapide
Améliorations du temps de compilation1,2
Appareils SSIT
Appareils monolithiques
Présentation de la compilation rapide
Découvrez comment Vivado Design Suite utilise l'optimisation hiérarchique de la conception et le multithreading pour réduire les temps de compilation. Regardez la vidéo et téléchargez la présentation pour découvrir des informations clés et des stratégies d'implémentation concrètes.
Démarrage flexible du processeur
Vivado Design Suite fournit des options permettant de configurer le système de traitement afin qu'il démarre en premier pour les applications nécessitant un démarrage rapide du système d'exploitation, un contrôle strict du séquençage de l'alimentation ou une reconfiguration dynamique de la logique programmable (PL) sans interrompre l'exécution du software. Le nouveau flux de configuration segmenté :
- démarre d'abord les processeurs, la mémoire et le système d'exploitation
- reporte la configuration de la PL à plus tard
- fournit un fichier de configuration PDI de la PL via Linux® ou U-Boot lors de l'exécution
La configuration segmentée est disponible en tant que fonctionnalité en accès anticipé (EA) dans la version 2024.2. Pour plus d'informations, reportez-vous aux tutoriels GitHub.
Séquence de démarrage en 2 phases pour une activation rapide des composants
Zoom sur l'image
Présentation du démarrage flexible
Découvrez pourquoi le processus de démarrage du SoC Versal™ est divisé en deux phases et comment il accélère l'activation du système. Cette vidéo présente les principaux éléments architecturaux du processus de démarrage et fournit une approche étape par étape pour obtenir des résultats optimaux.
Flux RTL de haut niveau
Avec les SoC adaptatifs Versal, les développeurs de hardware peuvent mapper leurs conceptions à l'aide d'une approche de système en mode bloc à l'aide d'IP Integrator ou rester dans leur RTL de haut niveau pour faciliter la migration des conceptions de FPGA de génération précédente à l'aide de deux nouvelles fonctionnalités :
- Le flux NoC modulaire facilite la saisie de la conception en permettant l'instanciation via les environnements d'intégrateur RTL et IP à l'aide d'une approche au niveau du système.
- Le nouvel assistant de liens série haut débit Versal fournit un enrobage RTL créé autour de primitives GT et permet une personnalisation de base.
Bien que l'intégrateur IP soit toujours utilisé pour divers blocs IP dans le flux du SoC adaptatif de Versal, le flux RTL de haut niveau permet une grande flexibilité d'importation des conceptions avec des topologies complexes.
Flux RTL de haut niveau
Découvrez comment le NoC modulaire et le nouvel assistant de liens série haut débit simplifient la saisie de conception pour les conceptions RTL, permettant ainsi des flux FPGA traditionnels tout en tirant parti des avantages de l'IP hardware de Versal.
Nouveau cours Migration de conceptions
Migration des composants AMD UltraScale+™ vers les SoC adaptatifs Versal
Si vous partez d'une conception de SoC adaptatif ou FPGA UltraScale+, ce cours à la demande fournit des stratégies de planification de système, des méthodologies de partitionnement et des bonnes pratiques de migration pour diverses architectures système. Rationalisez votre transition vers les SoC adaptatifs Versal et inscrivez-vous dès aujourd'hui !
Ressources
Base de connaissances Versal organisée en fonction de l'étape de votre conception. Comprend la documentation, les modules de formation, les cours de formation, etc.
Version 2024.2 de Vivado
Téléchargez la dernière version de Vivado Design Suite pour accéder aux dernières fonctionnalités
Version 2024.2 de Power Design Manager
Téléchargez la dernière version pour garantir des données de puissance précises pour les composants UltraScale+ et Versal
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Notes de bas de page
- Sur la base d'un scénario de test unique réalisé par AMD en décembre 2024, mesurant la moyenne des temps de compilation (heures/minutes) sur 124 conceptions ciblant la technologie Versal Stacked Silicon Interconnect (SSI) en utilisant Vivado Design Suite 2024.2 vs Vivado Design Suite 2024.1. Les résultats du temps de compilation varient en fonction de l'appareil, de la conception, de la configuration et d'autres facteurs (VIV-011)
- Sur la base d'un scénario de test unique réalisé par AMD en décembre 2024, mesurant la moyenne des temps de compilation (heures/minutes) sur 151 conceptions ciblant des composants monolithiques Versal en utilisant Vivado Design Suite 2024.2 vs Vivado Design Suite 2024.1. Les résultats du temps de compilation varient en fonction du composants, de la conception, de la configuration et d'autres facteurs. (VIV-010)
- Tests de performance réalisés sur la base du pire retard négatif d'AMD en avril 2025, comparant les versions Vivado Design Suite 2024.2 et 2024.1. Les résultats indiqués correspondent à une moyenne géométrique sur 153 conceptions monolithiques. Les résultats peuvent varier en fonction de l'appareil, de la conception, de la configuration, du software et d'autres facteurs (VIV-013)
- Tests de performance réalisés sur la base du pire retard négatif d'AMD en avril 2025, comparant les versions Vivado Design Suite 2024.2 et 2024.1. Les résultats indiqués correspondent à une moyenne géométrique sur 125 conceptions SSI. Les résultats peuvent varier en fonction de l'appareil, de la conception, de la configuration, du software et d'autres facteurs (VIV-014)
Notes de bas de page
- Sur la base d'un scénario de test unique réalisé par AMD en décembre 2024, mesurant la moyenne des temps de compilation (heures/minutes) sur 124 conceptions ciblant la technologie Versal Stacked Silicon Interconnect (SSI) en utilisant Vivado Design Suite 2024.2 vs Vivado Design Suite 2024.1. Les résultats du temps de compilation varient en fonction de l'appareil, de la conception, de la configuration et d'autres facteurs (VIV-011)
- Sur la base d'un scénario de test unique réalisé par AMD en décembre 2024, mesurant la moyenne des temps de compilation (heures/minutes) sur 151 conceptions ciblant des composants monolithiques Versal en utilisant Vivado Design Suite 2024.2 vs Vivado Design Suite 2024.1. Les résultats du temps de compilation varient en fonction du composants, de la conception, de la configuration et d'autres facteurs. (VIV-010)
- Tests de performance réalisés sur la base du pire retard négatif d'AMD en avril 2025, comparant les versions Vivado Design Suite 2024.2 et 2024.1. Les résultats indiqués correspondent à une moyenne géométrique sur 153 conceptions monolithiques. Les résultats peuvent varier en fonction de l'appareil, de la conception, de la configuration, du software et d'autres facteurs (VIV-013)
- Tests de performance réalisés sur la base du pire retard négatif d'AMD en avril 2025, comparant les versions Vivado Design Suite 2024.2 et 2024.1. Les résultats indiqués correspondent à une moyenne géométrique sur 125 conceptions SSI. Les résultats peuvent varier en fonction de l'appareil, de la conception, de la configuration, du software et d'autres facteurs (VIV-014)