Présentation
Grâce à un flux de conception rationalisé, Vivado Design Suite permet aux développeurs de FPGA traditionnels de terminer rapidement leurs conceptions avec des SoC adaptatifs Versal
Atteindre les objectifs FMAX
Les nouveaux algorithmes de placement, de routage et de synchronisation permettent aux concepteurs de respecter le timing dans les conceptions les plus complexes.
Compilation rapide et démarrage flexible
Réduisez le temps de compilation1,2 et démarrez le sous-système de traitement en premier pour finaliser la conception et activer le système rapidement.
Flux RTL de haut niveau
Utilisez les flux RTL traditionnels pour débrider les performances système sur les composants Versal.
Améliorez la qualité de vos résultats avec les SoC adaptatifs AMD Versal™
Améliorations apportées à Vivado pour Versal
Amélioration moyenne des performances par rapport à 2024.1 3,4
Atteindre les objectifs FMAX
Les SoC adaptatifs Versal™ permettent un nouveau paradigme de conception de système tout en s'appuyant sur des méthodologies FPGA éprouvées. Les capacités de l'architecture Versal et de Vivado Design Suite permettant d'obtenir une fermeture de synchronisation incluent :
- Des flux de compilation qui réduisent la congestion de routage
- Un étalonnage automatique des régions d'horloge pour minimiser le décalage d'horloge
- Une nouvelle technologie de tampon d'horloge offrant une réduction ciblée du décalage
- Une connectivité die-to-die améliorée pour les composants SSIT
Les dernières améliorations apportées aux outils Vivado, associées à des fonctionnalités intégrées au niveau de la puce, permettent à la fois l'automatisation et le contrôle de l'utilisateur pour respecter la fermeture de synchronisation.
Améliorations du temps de compilation1,2
Compilation rapide
Les SoC adaptatifs Versal™ fournissent des ressources logiques et une hard IP plus importantes pour les conceptions plus complexes. Mais avec une complexité accrue, les délais de compilation peuvent s'allonger. Vivado™ Design Suite intègre désormais le flux avancé pour offrir une compilation jusqu'à 2 fois plus rapide par rapport aux versions précédentes, avec des améliorations à chaque étape de l'implémentation :
- Partitionnement automatique pour les placements et routages parallèles
- Positionnement plus intelligent pour réduire l'encombrement
- Algorithmes de routage avancés pour une fermeture de synchronisation plus rapide
Flux RTL de haut niveau
Avec les SoC adaptatifs Versal, les développeurs de hardware peuvent mapper leurs conceptions à l'aide d'une approche de système en mode bloc à l'aide d'IP Integrator ou rester dans leur RTL de haut niveau pour faciliter la migration des conceptions de FPGA de génération précédente à l'aide de deux nouvelles fonctionnalités :
- Le flux NoC modulaire facilite la saisie de la conception en permettant l'instanciation via les environnements d'intégrateur RTL et IP à l'aide d'une approche au niveau du système.
- Le nouvel assistant de liens série haut débit Versal fournit un enrobage RTL créé autour de primitives GT et permet une personnalisation de base.
Bien que l'intégrateur IP soit toujours utilisé pour divers blocs IP dans le flux du SoC adaptatif de Versal, le flux RTL de haut niveau permet une grande flexibilité d'importation des conceptions avec des topologies complexes.
Démarrage flexible du processeur
Vivado Design Suite fournit des options permettant de configurer le système de traitement afin qu'il démarre en premier pour les applications nécessitant un démarrage rapide du système d'exploitation, un contrôle strict du séquençage de l'alimentation ou une reconfiguration dynamique de la logique programmable (PL) sans interrompre l'exécution du software. Le nouveau flux de configuration segmenté :
- démarre d'abord les processeurs, la mémoire et le système d'exploitation
- reporte la configuration de la PL à plus tard
- fournit un fichier de configuration PDI de la PL via Linux® ou U-Boot lors de l'exécution
La configuration segmentée est disponible dans la version 2025.1. Pour plus d'informations, reportez-vous aux tutoriels GitHub.
Séquence de démarrage en 2 phases pour une activation rapide des composants
Ressources
Webinaires et vidéos explicatives
Tutoriels Github
Formations
Documentation
Suite Vivado Design
Téléchargez la dernière version de Vivado Design Suite pour accéder aux dernières fonctionnalités
Power Design Manager
Téléchargez la dernière version pour garantir des données de puissance précises pour les composants UltraScale+ et Versal
Nous contacter
Abonnez-vous pour recevoir les dernières actualités sur les outils hardware ou contactez un expert de Vivado Design Suite pour toute question ou tout commentaire
Notes de bas de page
- Sur la base d'un scénario de test unique réalisé par AMD en décembre 2024, mesurant la moyenne des temps de compilation (heures/minutes) sur 124 conceptions ciblant la technologie Versal Stacked Silicon Interconnect (SSI) en utilisant Vivado Design Suite 2024.2 vs Vivado Design Suite 2024.1. Les résultats du temps de compilation varient en fonction de l'appareil, de la conception, de la configuration et d'autres facteurs (VIV-011)
- Sur la base d'un scénario de test unique réalisé par AMD en décembre 2024, mesurant la moyenne des temps de compilation (heures/minutes) sur 151 conceptions ciblant des composants monolithiques Versal en utilisant Vivado Design Suite 2024.2 vs Vivado Design Suite 2024.1. Les résultats du temps de compilation varient en fonction du composants, de la conception, de la configuration et d'autres facteurs. (VIV-010)
- Tests de performance réalisés sur la base du pire retard négatif d'AMD en avril 2025, comparant les versions Vivado Design Suite 2024.2 et 2024.1. Les résultats indiqués correspondent à une moyenne géométrique sur 153 conceptions monolithiques. Les résultats peuvent varier en fonction de l'appareil, de la conception, de la configuration, du software et d'autres facteurs (VIV-013)
- Tests de performance réalisés sur la base du pire retard négatif d'AMD en avril 2025, comparant les versions Vivado Design Suite 2024.2 et 2024.1. Les résultats indiqués correspondent à une moyenne géométrique sur 125 conceptions SSI. Les résultats peuvent varier en fonction de l'appareil, de la conception, de la configuration, du software et d'autres facteurs (VIV-014)
- Sur la base d'un scénario de test unique réalisé par AMD en décembre 2024, mesurant la moyenne des temps de compilation (heures/minutes) sur 124 conceptions ciblant la technologie Versal Stacked Silicon Interconnect (SSI) en utilisant Vivado Design Suite 2024.2 vs Vivado Design Suite 2024.1. Les résultats du temps de compilation varient en fonction de l'appareil, de la conception, de la configuration et d'autres facteurs (VIV-011)
- Sur la base d'un scénario de test unique réalisé par AMD en décembre 2024, mesurant la moyenne des temps de compilation (heures/minutes) sur 151 conceptions ciblant des composants monolithiques Versal en utilisant Vivado Design Suite 2024.2 vs Vivado Design Suite 2024.1. Les résultats du temps de compilation varient en fonction du composants, de la conception, de la configuration et d'autres facteurs. (VIV-010)
- Tests de performance réalisés sur la base du pire retard négatif d'AMD en avril 2025, comparant les versions Vivado Design Suite 2024.2 et 2024.1. Les résultats indiqués correspondent à une moyenne géométrique sur 153 conceptions monolithiques. Les résultats peuvent varier en fonction de l'appareil, de la conception, de la configuration, du software et d'autres facteurs (VIV-013)
- Tests de performance réalisés sur la base du pire retard négatif d'AMD en avril 2025, comparant les versions Vivado Design Suite 2024.2 et 2024.1. Les résultats indiqués correspondent à une moyenne géométrique sur 125 conceptions SSI. Les résultats peuvent varier en fonction de l'appareil, de la conception, de la configuration, du software et d'autres facteurs (VIV-014)