Visão geral
Com um fluxo de projeto simplificado, o Vivado Design Suite permite que os desenvolvedores de FPGA tradicionais obtenham fechamento de projeto rapidamente com os SoCs adaptativos Versal
Atenda às metas FMAX
Os novos algoritmos de P&R e clocking permitem que os projetistas atendam aos prazos dos projetos mais complexos
Compilação rápida e inicialização flexível
Reduza o tempo de compilação1,2 e inicialize o PS primeiro para fechamento rápido do projeto e para a ativação do sistema
Fluxos de RTL de nível superior
Use fluxos de RTL tradicionais para desbloquear o desempenho do sistema em dispositivos Versal
Fluxo de projeto otimizado para desenvolvedores de hardware
*Aplica-se apenas a dispositivos com mecanismos de IA.
Migre para a arquitetura Versal em cinco etapas com o Vivado Design Suite
A arquitetura de SoC adaptativo AMD Versal™ oferece aceleração heterogênea e integração de IP rígido para um desempenho revolucionário do sistema por watt. Mas como você garante resultados ideais ao migrar de FPGAs da geração anterior? Siga estas práticas recomendadas para simplificar sua transição usando o AMD Vivado™ Design Suite.
Atenda às metas FMAX
Metodologias comprovadas de FPGA
Os SoCs adaptativos Versal™ permitem um novo paradigma de projeto de sistema ao mesmo tempo em que desenvolvem metodologias comprovadas de FPGA. Os recursos da arquitetura Versal e do Vivado Design Suite para alcançar o encerramento de temporização incluem:
- Fluxos de compilação que reduzem o congestionamento de roteamento
- Calibração automática das regiões do clock para minimizar a distorção do clock
- Nova tecnologia de buffer de clock para redução da distorção direcionada
- Conectividade avançada de matriz para matriz para dispositivos baseados em SSIT
As mais recentes melhorias nas ferramentas do Vivado, juntamente com recursos de chips incorporados, permitem que a automação e o controle do usuário atendam ao encerramento de temporização.
Comparação da melhoria de desempenho do Vivado 2024.1 com o 2024.2
Versal Monolithic Devices³
4.5%
Average Performance Improvement
2024.2
Versal SSIT-based Devices⁴
4.7%
Average Performance Improvement
2024.2
Desempenho calculado usando o WNS (Worst-case Negative Slack, Pior slack negativo) dos relógios no projeto.
Maximizando o desempenho do fabric (FMAX)
Assista ao webinar e faça download da apresentação para explorar técnicas de RTL, estratégias de implementação e recursos dentro do Vivado Design Suite para atender ao desempenho de fabric em dispositivos Versal.
Compilação rápida e inicialização flexível
Redução de até 2 vezes no tempo de compilação1,2
Os SoCs adaptativos Versal™ fornecem recursos lógicos maiores e IP rígido para projetos mais complexos. Mas, com o aumento da complexidade, os tempos de compilação são potencialmente longos. O Vivado Design Suite™ agora apresenta o Advanced Flow para acelerar a compilação em até 2 vezes em relação às versões anteriores com aprimoramentos em cada estágio de implementação:
✓ Particionamento automático para local e rota paralelos
✓ Posicionamento mais inteligente para reduzir o congestionamento
✓ Algoritmos avançados de roteamento para um encerramento de temporização mais rápido
Aprimoramentos no tempo de compilação1,2
Dispositivos baseados em SSIT
Dispositivos monolíticos
Visão geral da compilação rápida
Descubra como o Vivado Design Suite usa a otimização hierárquica de projetos e o multi-threading para minimizar os tempos de compilação. Assista ao vídeo e faça o download da apresentação para obter as principais percepções e estratégias de implementação do mundo real.
Inicialização flexível do processador
O Vivado Design Suite oferece opções para configurar o sistema de processamento para inicializar primeiro para aplicativos que precisam de inicialização rápida do sistema operacional, controle de sequenciamento de potência estrito ou reconfiguração dinâmica do PL sem interromper o tempo de execução do software. O novo fluxo de configuração segmentada:
- Inicializa primeiro os processadores, a memória e o sistema operacional
- Transfere a configuração do PL para um estágio posterior
- Fornece um PL PDI (arquivo de configuração) via Linux® ou U-Boot em tempo de execução
A configuração segmentada está disponível como um recurso de acesso antecipado (EA) na versão 2024.2. Consulte os tutoriais do GitHub para obter mais detalhes.
Sequência de inicialização de 2 fases para a ativação rápida de dispositivos
Ampliar imagem
Visão geral da inicialização flexível
Descubra por que o processo de inicialização do SoC Versal™ é dividido em duas fases e como ele acelera a ativação do sistema. Este vídeo detalha os principais blocos arquitetônicos no processo de inicialização e fornece uma abordagem passo a passo para alcançar os melhores resultados.
Fluxos de RTL de nível superior
Com os SoCs adaptativos Versal, os desenvolvedores de hardware podem mapear seus projetos usando uma abordagem de sistema baseada em blocos usando o integrador de IP ou permanecer em seu RTL de nível superior para facilitar a migração de projetos de FPGA da geração anterior usando dois novos recursos:
- O fluxo NoC modular facilita a entrada de projetos permitindo a instanciação por meio de ambientes RTL e integrador de IP usando uma abordagem no nível do sistema.
- O novo assistente de transceptores Versal fornece um RTL wrapper criado em torno dos GTs primitivos e permite a personalização básica.
Embora o integrador de IP ainda seja aproveitado para vários blocos de IP no fluxo do SoC adaptativo Versal, o fluxo de RTL de nível superior permite flexibilidade na importação de projetos com topologias complexas.
Fluxos de RTL de nível superior
Saiba como o NoC modular e o novo assistente de transceptores simplificam a entrada do projeto para projetos RTL, permitindo fluxos de FPGA tradicionais, enquanto aproveitam os benefícios do IP rígido Versal.
Novo curso de migração de projeto
Migração de dispositivos AMD UltraScale+™ para SoCs adaptativos Versal
Se você estiver começando em um projeto de UltraScale+ FPGA ou de SoC adaptativo, este curso sob demanda fornece estratégias para planejamento de sistemas, metodologias de particionamento e práticas recomendadas de migração para diversas arquiteturas de sistema. Simplifique sua transição para os SoCs adaptativos Versal e inscreva-se hoje mesmo!
Recursos
Base de conhecimento Versal organizada de acordo com o estágio do seu projeto. Incluindo documentação, módulos de treinamento, cursos de treinamento e muito mais.
Versão 2024.2 do Vivado
Baixe a versão mais recente do Vivado Design Suite para acessar os recursos mais recentes
Versão 2024.2 do Power Design Manager
Baixe a versão mais recente para garantir dados precisos de potência para dispositivos UltraScale+ e Versal
Fale conosco
Inscreva-se para receber as últimas notícias sobre ferramentas de hardware ou entre em contato com um especialista do Vivado Design Suite para tirar dúvidas ou receber feedback
Notas de rodapé
- Com base em um cenário de teste único realizado pela AMD em dezembro de 2024, medindo os tempos médios de compilação (horas/minutos) em mais de 124 projetos direcionados a dispositivos com a tecnologia SSI (Stacked Silicon Interconnect) da Versal usando o Vivado Design Suite 2024.2 em comparação com o Vivado Design Suite 2024.1. Os resultados de tempo de compilação variam de acordo com o dispositivo, o projeto, a configuração e outros fatores (VIV-011)
- Com base em um cenário de teste único realizado pela AMD em dezembro de 2024, medindo os tempos médios de compilação (horas/minutos) em mais de 151 projetos direcionados a dispositivos monolíticos Versal usando o Vivado Design Suite 2024.2 em comparação com o Vivado Design Suite 2024.1. Os resultados de tempo de compilação variam de acordo com o dispositivo, o projeto, a configuração e outros fatores. (VIV-010)
- Com base no teste de desempenho do pior slack negativo da AMD em abril de 2025, usando o Vivado Design Suite 2024.2 em comparação ao 2024.1. Os resultados declarados são uma média geométrica de 153 projetos monolíticos. Os resultados podem variar de acordo com o dispositivo, o projeto, a configuração, o software e outros fatores (VIV-013)
- Com base no teste de desempenho do pior slack negativo da AMD em abril de 2025, usando o Vivado Design Suite 2024.2 em comparação ao 2024.1. Os resultados declarados são uma média geométrica de 125 projetos de SSI. Os resultados podem variar de acordo com o dispositivo, o projeto, a configuração, o software e outros fatores (VIV-014)
Notas de rodapé
- Com base em um cenário de teste único realizado pela AMD em dezembro de 2024, medindo os tempos médios de compilação (horas/minutos) em mais de 124 projetos direcionados a dispositivos com a tecnologia SSI (Stacked Silicon Interconnect) da Versal usando o Vivado Design Suite 2024.2 em comparação com o Vivado Design Suite 2024.1. Os resultados de tempo de compilação variam de acordo com o dispositivo, o projeto, a configuração e outros fatores (VIV-011)
- Com base em um cenário de teste único realizado pela AMD em dezembro de 2024, medindo os tempos médios de compilação (horas/minutos) em mais de 151 projetos direcionados a dispositivos monolíticos Versal usando o Vivado Design Suite 2024.2 em comparação com o Vivado Design Suite 2024.1. Os resultados de tempo de compilação variam de acordo com o dispositivo, o projeto, a configuração e outros fatores. (VIV-010)
- Com base no teste de desempenho do pior slack negativo da AMD em abril de 2025, usando o Vivado Design Suite 2024.2 em comparação ao 2024.1. Os resultados declarados são uma média geométrica de 153 projetos monolíticos. Os resultados podem variar de acordo com o dispositivo, o projeto, a configuração, o software e outros fatores (VIV-013)
- Com base no teste de desempenho do pior slack negativo da AMD em abril de 2025, usando o Vivado Design Suite 2024.2 em comparação ao 2024.1. Os resultados declarados são uma média geométrica de 125 projetos de SSI. Os resultados podem variar de acordo com o dispositivo, o projeto, a configuração, o software e outros fatores (VIV-014)