개요
간소화된 설계 흐름을 갖춘 Vivado Design Suite를 통해 기존 FPGA 개발자는 Versal Adaptive SoC를 사용하여 신속하게 설계를 완료할 수 있습니다.
FMAX 목표 충족
새로운 P&R 및 클러킹 알고리즘을 통해 설계자는 가장 복잡한 설계의 납품 타이밍을 준수할 수 있습니다.
빠른 컴파일 및 유연한 부팅
컴파일 시간 단축1,2 및 PS 우선 부팅으로 신속한 설계 클로저 및 시스템 가동이 가능합니다.
최상위 RTL 흐름
기존 RTL 흐름을 사용하여 Versal 디바이스의 시스템 성능 극대화
하드웨어 개발자를 위한 간소화된 설계 흐름
*AI 엔진이 장착된 디바이스에만 적용됩니다.
Vivado Design Suite를 사용하여 5단계 Versal Architecture로 마이그레이션하세요.
AMD Versal™ Adaptive SoC 아키텍처는 이종 가속화 및 하드 IP 통합을 통해 혁신적인 와트당 시스템 성능을 제공합니다. 그러나 이전 세대 FPGA에서 마이그레이션할 때 최적의 결과를 보장하려면 어떻게 해야 할까요? AMD Vivado™ Design Suite를 사용하여 전환을 간소화하려면 다음 모범 사례를 따르세요.
FMAX 목표 충족
검증된 FPGA 방법론
Versal™ Adaptive SoC는 검증된 FPGA 방법론을 기반으로 하는 동시에 새로운 시스템 설계 패러다임을 구현합니다. 타이밍 클로저를 달성하기 위한 Versal 아키텍처 및 Vivado Design Suite에 포함된 기능에는 다음이 포함됩니다.
- 라우팅 정체를 줄이는 컴파일 흐름
- 클럭 영역 자동 보정을 통해 클럭 왜곡 최소화
- 새로운 클럭 버퍼 기술로 목표 왜곡 감소
- SSIT 기반 디바이스를 위한 향상된 다이 대 다이 연결
Vivado 도구의 최신 개선 사항과 내장 실리콘은 타이밍 클로저를 충족하는 데 필요한 자동화 및 사용자 제어를 지원합니다.
Vivado 2024.1 대비 2024.2 성능 개선
Versal Monolithic Devices³
4.5%
Average Performance Improvement
2024.2
Versal SSIT-based Devices⁴
4.7%
Average Performance Improvement
2024.2
설계 시 클럭에 대한 WNS(Worst Negative Slack)를 사용하여 성능 계산.
패브릭 성능 극대화(FMAX)
웨비나를 시청하고 프레젠테이션을 다운로드하여 Vivado Design Suite의 RTL 기술, 구현 전략, 기능을 살펴보고 Versal 장치의 패브릭 성능을 충족하세요.
빠른 컴파일 및 유연한 부팅
컴파일 시간 최대 2배 단축1,2
Versal™ Adaptive SoC는 보다 복잡한 설계를 위해 더 많은 로직 리소스와 하드 IP를 제공합니다. 그러나 복잡성이 증가함에 따라 컴파일 시간이 길어질 수 있다는 문제가 있습니다. Vivado™ Design Suite는 이제 모든 구현 단계에서 향상된 기능을 통해 이전 릴리스 대비 컴파일 속도를 최대 2배까지 향상하는 고급 흐름을 제공합니다.
✓ 병렬 배치 및 배선을 위한 자동 분할
✓ 혼잡을 줄이기 위한 스마트한 배치
✓ 더 빠른 타이밍 클로저를 위한 고급 라우팅 알고리즘
컴파일 시간 개선1,2
SSIT 기반 디바이스
모놀리식 디바이스
빠른 컴파일 개요
Vivado Design Suite가 계층적 설계 최적화 및 멀티 스레딩을 사용하여 컴파일 시간을 최소화하는 방법을 알아보세요. 동영상을 시청하고 프레젠테이션을 다운로드하여 주요 정보와 실제 구현 전략을 알아보세요.
유연한 프로세서 부팅
Vivado Design Suite는 빠른 OS 시작, 엄격한 전원 시퀀싱 제어 또는 소프트웨어 런타임 중단 없는 PL의 동적 재구성이 필요한 애플리케이션의 경우 먼저 부팅되도록 처리 시스템을 구성하는 옵션을 제공합니다. 새로운 분할 구성 흐름:
- 프로세서, 메모리 및 OS를 먼저 부팅
- PL 구성을 이후 단계로 연기
- 런타임 시 Linux® 또는 U-Boot를 통해 PL PDI(구성 파일) 제공
분할 구성은 2024.2 릴리스에서 얼리액세스 기능으로 제공됩니다. 자세한 내용은 GitHub 튜토리얼을 참조하세요.
빠른 디바이스 시작을 위한 2단계 부팅 순서
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유연한 부팅 개요
Versal™ SoC 부팅 프로세스가 두 단계로 구분되는 이유와 이러한 프로세스를 통해 시스템 시작 속도를 높이는 방법을 알아보세요. 이 동영상은 부팅 프로세스의 주요 아키텍처 블록을 분석하고 최적의 결과를 얻기 위한 단계별 접근 방식을 제공합니다.
최상위 RTL 흐름
하드웨어 개발자는 Versal Adaptive SoC를 통해 IP 통합기를 사용하는 블록 기반 시스템 접근 방식을 활용하여 설계를 매핑하거나, 다음의 두 가지 새로운 기능을 사용하여 이전 세대 FPGA 설계를 쉽게 마이그레이션할 수 있도록 최상위 수준의 RTL을 유지할 수 있습니다.
- 모듈식 NoC 흐름은 시스템 수준 접근 방식을 사용하여 RTL 및 IP 통합자 환경을 통해 인스턴스화를 허용함으로써 설계 입력을 지원합니다.
- 새로운 Versal 트랜시버 마법사는 GT 프리미티브를 중심으로 만들어진 RTL 래퍼를 제공하며 기본적인 사용자 정의가 가능합니다.
IP 통합기가 Versal Adaptive SoC 흐름에서 다양한 IP 블록에 여전히 활용되고 있지만, 최상위 RTL 흐름은 복잡한 토폴로지가 포함된 설계를 가져올 수 있는 유연성을 제공합니다.
최상위 RTL 흐름
모듈식 NoC 및 새로운 트랜시버 마법사가 RTL 설계의 설계 입력을 단순화하여 Versal 하드 IP의 이점을 활용하면서 기존 FPGA 흐름을 지원하는 방법을 알아보세요.
새로운 설계 마이그레이션 과정
AMD UltraScale+™ 디바이스에서 Versal Adaptive SoC로 마이그레이션
UltraScale+ FPGA 또는 Adaptive SoC 설계에서 시작하는 경우, 이 온디맨드 과정에서 다양한 시스템 아키텍처를 위한 시스템 계획, 분할 방법론, 마이그레이션 모범 사례를 위한 전략을 참고할 수 있습니다. Versal Adaptive SoC로의 전환을 간소화하고 지금 바로 등록하세요!
리소스
Versal 지식 베이스로, 설계 단계별로 구성되어 있습니다. 문서, 교육 모듈, 교육 과정 등을 포함합니다.
Vivado 2024.2 릴리스
Vivado Design Suite의 최신 릴리스를 다운로드하여 최신 기능에 액세스하세요
Power Design Manager 2024.2 릴리스
최신 릴리스를 다운로드하여 UltraScale+ 및 Versal 디바이스의 정확한 전력 데이터를 보장하세요
문의하기
가입하여 하드웨어 도구에 대한 최신 뉴스를 받아보거나 Vivado Design Suite 전문가에게 문의하여 질문에 대한 답변이나 피드백을 받으세요
각주
- 2024년 12월 AMD가 수행한 단일 테스트 시나리오를 토대로 Vivado Design Suite 2024.2와 Vivado Design Suite 2024.1을 사용하여 Versal SSI(Stacked Silicon Interconnect) 기술 디바이스를 대상으로 124개 이상의 평균 컴파일 시간(시간/분)을 측정했습니다. 컴파일 시간 결과는 디바이스, 설계, 구성, 기타 요인에 따라 달라집니다(VIV-011).
- 2024년 12월 AMD가 수행한 단일 테스트 시나리오를 토대로 Vivado Design Suite 2024.2와 Vivado Design Suite 2024.1을 사용하여 Versal 모놀리식 디바이스를 대상으로 151개 이상의 평균 컴파일 시간(시간/분)을 측정했습니다. 컴파일 시간 결과는 디바이스, 설계, 구성, 기타 요인에 따라 달라집니다. (VIV-010).
- Vivado Design Suite 2024.2와 2024.1을 사용하여 비교한 2025년 4월 AMD WNS(Worst Negative Slack) 성능 테스트를 기반으로 합니다. 명시된 결과는 153개의 모놀리식 설계에 대한 기하평균입니다. 결과는 디바이스, 설계, 구성, 소프트웨어, 기타 요인에 따라 달라질 수 있습니다(VIV-013).
- Vivado Design Suite 2024.2와 2024.1을 사용하여 비교한 2025년 4월 AMD WNS(Worst Negative Slack) 성능 테스트를 기반으로 합니다. 명시된 결과는 125개의 SSI 설계에 대한 기하평균입니다. 결과는 디바이스, 설계, 구성, 소프트웨어 및 기타 요인에 따라 달라질 수 있습니다(VIV-014).
각주
- 2024년 12월 AMD가 수행한 단일 테스트 시나리오를 토대로 Vivado Design Suite 2024.2와 Vivado Design Suite 2024.1을 사용하여 Versal SSI(Stacked Silicon Interconnect) 기술 디바이스를 대상으로 124개 이상의 평균 컴파일 시간(시간/분)을 측정했습니다. 컴파일 시간 결과는 디바이스, 설계, 구성, 기타 요인에 따라 달라집니다(VIV-011).
- 2024년 12월 AMD가 수행한 단일 테스트 시나리오를 토대로 Vivado Design Suite 2024.2와 Vivado Design Suite 2024.1을 사용하여 Versal 모놀리식 디바이스를 대상으로 151개 이상의 평균 컴파일 시간(시간/분)을 측정했습니다. 컴파일 시간 결과는 디바이스, 설계, 구성, 기타 요인에 따라 달라집니다. (VIV-010).
- Vivado Design Suite 2024.2와 2024.1을 사용하여 비교한 2025년 4월 AMD WNS(Worst Negative Slack) 성능 테스트를 기반으로 합니다. 명시된 결과는 153개의 모놀리식 설계에 대한 기하평균입니다. 결과는 디바이스, 설계, 구성, 소프트웨어, 기타 요인에 따라 달라질 수 있습니다(VIV-013).
- Vivado Design Suite 2024.2와 2024.1을 사용하여 비교한 2025년 4월 AMD WNS(Worst Negative Slack) 성능 테스트를 기반으로 합니다. 명시된 결과는 125개의 SSI 설계에 대한 기하평균입니다. 결과는 디바이스, 설계, 구성, 소프트웨어 및 기타 요인에 따라 달라질 수 있습니다(VIV-014).