Übersicht
Dank eines optimierten Design-Flows können Entwickler herkömmlicher FPGAs über die Vivado Design Suite einen schnellen Designabschluss mit adaptiven Versal SoCs erreichen
FMAX-Ziele erreichen
Mit neuen P&R- und Taktungsalgorithmen können Entwickler den Zeitplan auch für komplexe Designs einhalten
Schnell kompilieren und flexibel booten
Reduzieren Sie die Kompilierzeit1,2 und booten Sie das PS zuerst für einen schnellen Designabschluss und Systemstart
Top-Level RTL-Flows
Nutzen Sie herkömmliche RTL-Flows, um System-Performance auf Versal Geräten freizuschalten
Optimierter Design-Flow für Hardwareentwickler
* Gilt nur für Geräte mit KI-Engines.
Mit der Vivado Design Suite können Sie in fünf Schritten zur Versal Architektur migrieren
Die adaptive AMD Versal™ SoC-Architektur bietet heterogene Beschleunigung und harte IP-Integration für bahnbrechende Systemperformance pro Watt. Aber wie stellen Sie optimale Ergebnisse bei der Migration von FPGAs der vorherigen Generation sicher? Befolgen Sie diese Best Practices, um Ihre Umstellung mit der AMD Vivado™ Design Suite zu optimieren.
FMAX-Ziele erreichen
Bewährte FPGA-Methoden
Adaptive Versal™ SoCs ermöglichen ein neues Paradigma des Systemdesigns und bauen zugleich auf bewährten FPGA-Methoden auf. Um den Abschluss des Zeitplans zu erreichen, sind folgende Fähigkeiten in der Versal Architektur und der Vivado Design Suite enthalten:
- Kompilierungs-Flows zur Verringerung der Überlastung im Routing
- Automatische Kalibrierung der Taktregionen zur Minimierung der Taktverschiebung
- Neue Taktpuffertechnologie für eine gezielte Reduzierung der Verschiebung
- Erweiterte Die-to-Die-Konnektivität für SSIT-basierte Geräte
Die neuesten Erweiterungen in den Vivado Tools in Kombination mit integrierten Chipfunktionen ermöglichen sowohl Automatisierung als auch Steuerung durch den Benutzer, um den Abschluss des Zeitplans zu erreichen.
Performanceverbesserung Vivado 2024.1 im Vergleich zu 2024.2
Versal Monolithic Devices³
4.5%
Average Performance Improvement
2024.2
Versal SSIT-based Devices⁴
4.7%
Average Performance Improvement
2024.2
Die Performance wird anhand des Worst Case Negative Slack (WNS) der Takte beim Design berechnet.
Maximale Fabric-Performance (FMAX)
Sehen Sie sich das Online-Seminar an und laden Sie die Präsentation herunter, um RTL-Techniken, Implementierungsstrategien und Funktionen in der Vivado Design Suite zur Erreichung der Fabric-Performance auf Versal Geräten zu entdecken.
Schnell kompilieren und flexibel booten
Bis zu 2-mal kürzere Kompilierzeit1,2
Adaptive Versal™ SoCs bieten bessere Logikressourcen und Hard-IP für komplexere Designs. Mit zunehmender Komplexität gehen jedoch potenziell lange Kompilierzeiten einher. Vivado™ Design Suite umfasst nun den Advanced Flow zur Beschleunigung der Kompilierung um das bis zu 2-Fache gegenüber vorherigen Releases mit Erweiterungen in jeder Implementierungsstufe:
✓ Automatische Partitionierung für paralleles Place-and-Route
✓ Intelligentere Platzierung zur Reduzierung der Überlastung
✓ Fortschrittliche Routing-Algorithmen für einen schnelleren Abschluss des Zeitplans
Verbesserte Kompilierzeit1,2
SSIT-basierte Chips
Monolithische Chips
Schnell kompilieren – Übersicht
Entdecken Sie, wie die Vivado Design Suite eine hierarchische Designoptimierung und Multi-Threading nutzt, um die Kompilierzeiten zu minimieren. Sehen Sie sich das Video an und laden Sie die Präsentation herunter, um wichtige Erkenntnisse zu gewinnen und Implementierungsstrategien aus der Praxis zu erhalten.
Flexibles Booten des Prozessors
Die Vivado Design Suite bietet Optionen, um das Verarbeitungssystem so zu konfigurieren, dass es zuerst für Anwendungen gebootet wird, die einen schnellen Start des Betriebssystems, eine strenge Steuerung der Leistungssequenzierung oder eine dynamische Rekonfiguration der PL ohne Unterbrechung der Softwarelaufzeit erfordern. Der neue Flow für die segmentierte Konfiguration ist wie folgt:
- Prozessoren, Speicher und Betriebssystem werden zuerst gebootet
- PL-Konfiguration wird auf einen späteren Zeitpunkt verschoben
- PL-PDI (Konfigurationsdatei) wird über Linux® oder U-Boot zur Laufzeit bereitgestellt
Die segmentierte Konfiguration ist als Early-Access-Funktion (EA) im Release 2024.2 verfügbar. In den GitHub Tutorials erhalten Sie weitere Details.
2-stufige Boot-Sequenz für eine schnelle Gerätebereitstellung
Bildzoom
Flexibel booten – Übersicht
Erfahren Sie, warum der Versal™ SoC Boot-Prozess in zwei Stufen unterteilt ist und wie damit die Bereitstellung des Systems beschleunigt wird. In diesem Video werden die wichtigsten Architekturblöcke im Boot-Prozess aufgeschlüsselt und ein schrittweiser Ansatz vorgestellt, um optimale Ergebnisse zu erzielen.
Top-Level RTL-Flows
Mit adaptiven Versal SoCs können Hardwareentwickler ihre Designs mit einem blockbasierten Systemansatz über einen IP-Integrator zuordnen oder in ihrem Top-Level-RTL für eine einfache Migration der FPGA-Designs der vorherigen Generation verbleiben. Dazu werden zwei neue Funktionen eingesetzt:
- Der modulare NoC-Flow vereinfacht den Designeinstieg, indem eine Instanziierung über RTL- und IP-Integrator-Umgebungen mittels eines Ansatzes auf Systemebene ermöglicht wird.
- Der neue Assistent für Versal Transceiver stellt einen RTL-Wrapper, der für GT-Primitive erstellt wurde, bereit und ermöglicht eine grundlegende Anpassung.
Während der IP-Integrator weiterhin für verschiedene IP-Blöcke im Flow für adaptive Versal SoCs verwendet wird, ermöglicht der Top-Level-RTL-Flow Flexibilität beim Import von Designs mit komplexen Topologien.
Top-Level RTL-Flows
Erfahren Sie, wie das modulare NoC und der neue Transceiver-Assistent den Designeinstieg für RTL-Designs vereinfachen und so herkömmliche FPGA-Flows ermöglichen und zugleich die Vorteile der Versal-Hard-IP nutzen.
Neuer Kurs zur Designmigration
Migration von AMD UltraScale+™ Geräten auf adaptiven Versal SoCs
Wenn ein UltraScale+ FPGA oder adaptives SoC-Design Ihr Startpunkt ist, bietet dieser On-Demand-Kurs Strategien für die Systemplanung, Partitionierungsmethoden und bewährte Migrationsverfahren für unterschiedliche Systemarchitekturen. Optimieren Sie Ihren Umstieg auf adaptive Versal SoCs und melden Sie sich noch heute an!
Ressourcen
Versal Wissensdatenbank, organisiert nach Stufe Ihres Designs. Einschließlich Dokumentation, Schulungsmodulen, Schulungskursen und mehr.
Release Vivado 2024.2
Laden Sie das neueste Release der Vivado Design Suite herunter, um die neuesten Funktionen zu erhalten
Power Design Manager Release 2024.2
Laden Sie das neueste Release herunter, um genaue Leistungsdaten für UltraScale+ und Versal Geräte sicherzustellen
Kontakt
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Fußnoten
- Basierend auf einem von AMD im Dezember 2024 durchgeführten Einzeltestszenario zur Messung der durchschnittlichen Kompilierzeiten (Stunden/Minuten) in 124 Designs für Geräte mit Versal Stacked Silicon Interconnect (SSI) Technologie unter Verwendung der Vivado Design Suite 2024.2 im Vergleich zur Vivado Design Suite 2024.1. Die Ergebnisse der Kompilierzeit können je nach Gerät, Design, Konfiguration und anderen Faktoren abweichen. (VIV-011)
- Basierend auf einem von AMD im Dezember 2024 durchgeführten Einzeltestszenario zur Messung der durchschnittlichen Kompilierzeiten (Stunden/Minuten) in 151 Designs für monolithische Versal Geräte unter Verwendung der Vivado Design Suite 2024.2 im Vergleich zur Vivado Design Suite 2024.1. Die Ergebnisse der Kompilierzeit können je nach Gerät, Design, Konfiguration und anderen Faktoren abweichen. (VIV-010)
- Basierend auf dem Worst Case Negative Slack Performance Test von AMD im April 2025 unter Verwendung von Vivado Design Suite 2024.2 im Vergleich zu 2024.1. Die angegebenen Ergebnisse sind ein geometrisches Mittel über 153 monolithische Designs hinweg. Die Ergebnisse können je nach Chip, Design, Konfiguration, Software und anderen Faktoren abweichen. (VIV-013)
- Basierend auf dem Worst Case Negative Slack Performance Test von AMD im April 2025 unter Verwendung von Vivado Design Suite 2024.2 im Vergleich zu 2024.1. Die angegebenen Ergebnisse sind ein geometrisches Mittel über 125 SSI-Designs hinweg. Die Ergebnisse können je nach Chip, Design, Konfiguration, Software und anderen Faktoren abweichen. (VIV-014)
Fußnoten
- Basierend auf einem von AMD im Dezember 2024 durchgeführten Einzeltestszenario zur Messung der durchschnittlichen Kompilierzeiten (Stunden/Minuten) in 124 Designs für Geräte mit Versal Stacked Silicon Interconnect (SSI) Technologie unter Verwendung der Vivado Design Suite 2024.2 im Vergleich zur Vivado Design Suite 2024.1. Die Ergebnisse der Kompilierzeit können je nach Gerät, Design, Konfiguration und anderen Faktoren abweichen. (VIV-011)
- Basierend auf einem von AMD im Dezember 2024 durchgeführten Einzeltestszenario zur Messung der durchschnittlichen Kompilierzeiten (Stunden/Minuten) in 151 Designs für monolithische Versal Geräte unter Verwendung der Vivado Design Suite 2024.2 im Vergleich zur Vivado Design Suite 2024.1. Die Ergebnisse der Kompilierzeit können je nach Gerät, Design, Konfiguration und anderen Faktoren abweichen. (VIV-010)
- Basierend auf dem Worst Case Negative Slack Performance Test von AMD im April 2025 unter Verwendung von Vivado Design Suite 2024.2 im Vergleich zu 2024.1. Die angegebenen Ergebnisse sind ein geometrisches Mittel über 153 monolithische Designs hinweg. Die Ergebnisse können je nach Chip, Design, Konfiguration, Software und anderen Faktoren abweichen. (VIV-013)
- Basierend auf dem Worst Case Negative Slack Performance Test von AMD im April 2025 unter Verwendung von Vivado Design Suite 2024.2 im Vergleich zu 2024.1. Die angegebenen Ergebnisse sind ein geometrisches Mittel über 125 SSI-Designs hinweg. Die Ergebnisse können je nach Chip, Design, Konfiguration, Software und anderen Faktoren abweichen. (VIV-014)