Neues bei AMD Vivado™

• Neuer Advanced Flow für alle Versal Chips, der eine partitionsbasierte Platzierung und ein paralleles P&R ermöglicht, um Engpässe und Routingfähigkeit zu reduzieren und so eine schnelle Design-Closure zu ermöglichen
• Möglichkeit, das Verarbeitungssubsystem zuerst zu booten und gleichzeitig die Konfiguration der programmierbaren Logik aufzuschieben, was ein schnelles Hochfahren des Betriebssystems und verschiedener Bootsequenz-Flows ermöglicht
• GUI-Verbesserungen für Pblocks während der Grundrissplanung, einschließlich QuickInfos, „Snap-Mode“-Platzierung und schnellem Zugriff auf Eigenschaftseinstellungen

• Unterstützung für Echtzeit-Voreinstellungen für MicroBlaze V IP
• Möglichkeit zur Konfiguration wichtiger Komponenten von Hard-IP in Versal Chips wie CIPS, NoC und Transceivern von Top-Level-RTL-Designs
• Inline-HDL der Utility-IP für schnelleres Laden und Konfigurieren der IP

• Verbesserte DFX-Grundrissvisualisierung zur Vereinfachung der Implementierung
• DFX-Zusammenfassungsbericht mit Schlüsselkennzahlen zur Unterstützung der Benutzer bei der Optimierung 

• Neues Dienstprogramm für das PDI-Debugging (Fehler der Boot-Konfiguration decodieren und analysieren)
• Umbenennen der Kernel Shared Library für Xilinx Simulator Interface (XSI)

Produktionsbereite Chips

• Versal AI Core Chips: XQVC1702 

• Unterstützung der Testabdeckung
• Simulationstools für Tools von Drittanbietern wurden aktualisiert
• Unterstützung für den Export-Simulations-Flows wurde erweitert 

• Bitstream-Generierung über Multithreading – Erweiterung der Unterstützung für Versal
• Flexible MARK_DEBUG-Verarbeitung während PnR
• Neue physische Optimierungen nach der Platzierung
• VHDL-2019 Unterstützung​ 

• Intelligent Design Run(IDR)-Verbesserungen – für Versal und UltraScale+ Designs
• Verbesserungen der Funktion Report QoR Assessment (RQA)

• BSCAN Fallback für AXI Debug Hub für Versal
  
• DFX-Debugging-Unterstützung für „Insertion“-Flow – Versal 

PCIE-Subsysteme

• CPM5 x86-Hosttreiber für Linux und DPDK
• Verbesserte Leistung in QDMA v5.0

Kabelgebunden

• DCMAC-, HSC-, QSGMII-Produktion auf Versal Premium
• Versal 400G RS-FEC mit Hard Interlaken auf MRMAC FEC

Kabellos

• RFSoC DFE IP – neue FT PRACH IP, aktualisierte PRACH IP für Multiband, EOU-Verbesserungen des Evaluierungs-Tools
• ORAN-PL Ressourcenreduzierung für Makro-/Kleinzellen
• Verbesserte Multiband-Unterstützung

Speicher

• Versal HBMZE – Öffentlicher Zugang
• HBM2E System C-Simulation

Infrastruktur, Embedded, GT-Assistenten

•  ECC-Aktivierung auf Soft CAN und AXI Stream FIFO

Multimedia

• DisplayPort 2.1 Tx
• HDMI 2.1-Konformität auf ZU+
• MPI CSI RX IP- und DSP IP-Verbesserungen
• Neues MIPI CSI -2 RX Beispieldesign auf VEK280
• Allgemeiner VDU-Zugriff 

• Chips, die in der Enterprise Edition von Vivado ML aktiviert sind 
  • Versal™ Premium-Serie: XCVP1702, XCVP1802, XCVP1102

• Chips, die in der Standard- und Enterprise-Edition aktiviert sind 
  • Kria™ SOM: XCK24

• Produktionsbereite Chips
  • Versal Premium-Serie: XCVP1202
  • Versal Prime-Serie: XCVM1502
  • Versal AI Core-Serie: XCVC1702, XCVC1502

• 25 % Reduzierung des maximalen Festplatten-Platzbedarfs

​Infrastructure und Embedded​

• Soft Endpoint Protection Unit (EPU) IP zum Schutz von AXI-Agents in der PL​

Speicher

• Eingebettete RDMA-fähige NIC (ERNIC) unterstützt jetzt bis zu 2.000 Queue Pairs (QP)

Gigabit-Transceiver(GT)-Assistent

• Versal GTMs unterstützen jetzt das Umschalten der Rate zwischen halber und voller Dichte 
• 16 Konfigurationen für Versal GTY/GTYP (begrenzt auf interne BRAM-Kapazität)

Kabelgebunden

• 100G Multi-Rate Ethernet MAC Subsysteme (MRMAC) 
  • 100G Ethernet 106G serielle Lane-Unterstützung aktiviert
• 600G Multi-Rate Ethernet MAC Subsystem (DCMAC) 
  • 100GE, 200GE, 400GE 106G serielle Lane-Unterstützung aktiviert 
• Aurora 64B/66B 
  • Unterstützung für 16 Lanes GTYP oder Gigabit Transceiver Module (GTM) auf Versal Premium hinzugefügt 

Kabellos

• Zynq™ RFSoC DFE IP-Update: Kanalfilter und DUC-DDC UL/DL-Freigabe 
• Zynq RFSoC DFE DPD-Update: Reduzierung der PL-Ressourcen 
• Zynq RFSoC DFE O-RU TRD: Nur mit Low-PHY-Verarbeitung aktualisiert

PCIe® Subsysteme 

• CPM5 x86-Hosttreiber für Linux und DPDK in öffentlicher Freigabe auf GitHub 
• Versal CPM5 PCIe BMD Simulation Design (aus CED Store) 
• Versal CPM Tandem PCIe Design (aus CED Store) 
• QDMA v5.0 verbesserte Leistung/Ressourcenauslastung 

Multimedia 

• Versal AI-Edge Aktivierung von Soft-IPs und Video Decoder Unit (VDU)
• Warp Processor IP in Produktion
• Aktivierung der Ultra HD 8K Multimedia-Lösung für 
  • HDMI2.1
  • Video Mixer IP 

• Unterstützung des AXI-Stream NoC MxN in IP Integrator 
• Neue Funktion für die Neuzuordnung von Adressen
• Vivado für die Prüfung der Standardsyntax
• Adresspfad-Visualisierung
• XML-in-JSON-Format für XCI-Dateien

• Unterstützung für System Verilog „Schnittstellenklasse“
• Debugging-Unterstützung für System Verilog Referenztyp-Objekte über tcl-Befehl und Objektfenster
• VHDL-2008 Unterstützung​

• Unterstützung für PCIe-Debugger auf neuen Versal Architekturen
  • VP1502
  • VP1702
  • VP1802
• HBM2E Debugger-Unterstützung auf Versal HBM Chips
• Unterstützung des Integrated Bit Error Ratio Tester (IBERT) auf neuen Versal Architekturen
  • VP1502
  • VP1702
  • VP1802

• QoR-Optimierung für High-Fanout-Netze  
• Placer-Replikation für Hard-IP-Blöcke 
• Zwei neue Partitionierungseinschränkungen für SSI-Designs  
• LUT-Zerlegungsoption zur Reduzierung von Engpässen 
• Inkrementelle Implementierung für monolithische Versal Chips aktiviert 
• Unterstützung des ECO-Flows für Versal Chips 

• Neuer Inhalt zum QoR Assessment Report hinzugefügt
• Durchschnittliche Verbesserung der QoR um 5 % für Versal Designs, wenn Intelligent Design Runs aktiviert ist 

• DFX-Unterstützung für SSI Chips 
• Abstract Shell Unterstützung für Versal Premium- und Versal HBM Chips 
• Abstract Shell Unterstützung für projektbasierten Modus 

Die folgenden Chips wurden in der Enterprise Edition von Vivado ML aktiviert

• Defense-Grade Versal AI Core-Serie: XQVC1902
• Space-Grade Versal AI Core-Serie: XQRVC1902
• Versal AI Core-Serie: XCVC1702, XCVC1502
• Versal AI Edge Serie: XCVE1752
• Defense-Grade Versal Prime-Serie: XQVM1802
• Versal Prime-Serie: XCVM1402, XCVM1302, XCVM1502
• Versal Premium-Serie: XCVP1202

Die folgenden Chips wurden sowohl in der Standard- als auch in der Enterprise Edition aktiviert

• Artix UltraScale+: XCAU15P, XCAU10P
• Zynq UltraScale+ MPSoCs: XAZU1EG

Kabelgebunden

• Versal Premium Unterstützung:
  • 600G Ethernet-Subsystem
  • 600G Interlaken mit RS-FEC Subsystem
  • High-Speed-Crypto-Engine (HSC) Subsystem
  • AURORA 64B/66B NRZ GTM
  • JESD204C 64B/66B GTM
• Aurora 8B/10B wird in Artix UltraScale+ GTH unterstützt
• GTM 64G Ethernet PAM4-Voreinstellung verfügbar
• GTM XSR-Voreinstellung (Extra Short Range) verfügbar

• ML-basierte Ressourcenschätzung
• Einfacheres Format für die Versionskontrolle durch den Benutzer
• Verbesserung der Modulreferenz
  • Block Design als Modulreferenz zu einer anderen BD hinzufügen
• Die CIPS-Blockautomatisierung unterstützt jetzt DDR und LPDDR gleichzeitig
• Versal Hardblock Planer in Produktion in 2022.1

• Schicht in Aggregaten – VHDL 2008
• Name der Designeinheit für SystemC im Scope-Fenster

• Erkennung von Verstößen gegen die Design-Methodik
  • Popup-Warnungen beim Öffnen eines Designs mit Verstößen
• Interaktiver QoR Assessment-Bericht
  • Report QoR Assessment(RQA)-Score wird in Design Runs angezeigt
• Einfacher Zugriff auf Timing-Closure-Funktionen in Projekten
  • Für Versal haben wir jetzt ML-Strategien und Intelligent Design Runs
• Automatischer QoR Suggestions-Flow
  • Diese Option bei der Iteration von Designs mit schwierig zu erreichendem Timing verwenden
• Versal QoR-Verbesserungen in Vivado insgesamt
  • Durchschnittliche Verbesserung der QoR um 5–8 %

• IBERT- und PCIe-Debugger-Unterstützung für Versal H10
• Unterstützung für Trigger beim Start mit Versal ILA- und Storage-Qualifikation
• ChipScoPy-Verbesserungen

Die folgenden Chips wurden sowohl in der Enterprise Edition als auch in der Standard Edition von Vivado ML aktiviert

• Artix UltraScale+ Chips: XCAU20P und XCAU25P

Verbesserungen bei Timing und QoR:

• Unterstützung für Benutzer bei der Eingabe von Einschränkungen des Durchsatzes auf hoher Ebene
• Verbesserung der Genauigkeit des HLS-Timing: Wenn HLS eine Timing-Closure meldet, sollte auch die RTL-Synthese in Vivado erwartungsgemäß die Timing-Anforderungen erfüllen

Verbesserungen der Benutzerfreundlichkeit

Schnittstellenadapter-Bericht in C-Syntheseberichten hinzufügen:

• Benutzer müssen wissen, welche Auswirkungen Schnittstellenadapter auf ihr Konzept haben
• Schnittstellenadapter haben variable Eigenschaften, die sich auf die Ergebnisqualität des Konzepts auswirken
• Einige dieser Eigenschaften haben verknüpfte Benutzersteuerungen, die Benutzern gemeldet werden sollten
• Die Textversion der Berichte bind_op und bind_storage wird bereitgestellt

Analyse und Reporting

Die Funktion Call Graph Viewer verfügt über einige neue Features:

• Neue Möglichkeit zum Vergrößern und Verkleinern der Ansicht durch Ziehen der Maus
• Neue Übersichtsfunktion, die den vollständigen Graphen anzeigt und dem Benutzer ermöglicht, Teile des Gesamtgraphen zu vergrößern
• Alle Funktionen und Schleifen werden zusammen mit ihren Simulationsdaten angezeigt

Nach der Simulation ist jetzt ein neuer Zeitachsentrace-Viewer verfügbar. Dieser Viewer zeigt das Laufzeitprofil Ihres Konzepts an, sodass derErmöglicht es den Benutzer in der Vitis HLS-GUI bleiben kann.

• Versal Premium GTM-Unterstützung der 600G Interlaken Voreinstellung
• Versal Premium GTM-Unterstützung für 100GE Voreinstellung
• Neue Unterstützung der Versal Premium Integrated 600G Interlaken Simulation​
• EPC IP wird jetzt in Versal Chips unterstützt
• XPM-Speicher und XPM FIFO unterstützen jetzt den gemischten RAM-Modus,​
  wobei 'ram_style = "mixed"'​ verwendet wird
• Lossless Compression IP hat Unterstützung für einen erweiterten Dekomprimierungsmodus hinzugefügt, wodurch der Durchsatz verdoppelt, aber auch eine zusätzliche LUT benötigt wird
• Unterstützung für PCIe-Subsysteme für Artix UltraScale+ FPGAshinzugefügt
• Erweiterte Geräteunterstützung von PCIe-Subsystemen für adaptive Versal SoCs

Intelligent Design Runs (IDR)

• Verbesserter Berichtsinhalt: 
  • Irrelevante Tabelleneinträge und inaktive Links wurden entfernt
  • Designstatistiken für alle Phasen hinzugefügt
• Bitstream-Generierung als Kontextmenüauswahl verfügbar
• Beendigung von Läufen als Kontextmenüauswahl verfügbar

ML-basierte Vorhersage der Placer-Anweisung

• Bis zu 3 Placer-Anweisungen mit der besten Leistung werden zur Laufzeit von place_design vorhergesagt
• Die Option place_design -directive mit den folgenden Werten verwenden: Auto_1, Auto_2 und Auto_3

• Versal™ AI Core Serie: – XCVC1902 und XCVC1802
• Versal Prime-Serie: –XCVM1802
• Virtex™ UltraScale+™ HBM Chip: XCVU57P

• Flexlm-Version wurde auf 11.17.2.0 aktualisiert
  • Unterstützung von nur 64-Bit-Versionen von Linux und Windows
  • Kunden, die eine Floating-Lizenz verwenden, müssen die Lizenzdienstprogramme auf Flexlm 11.17.2.0​aktualisieren

• Block Design Container
  • 2021.1 ist die Produktionsversion für Block Design Container.
  • Aktiviert modulares Design für Wiederverwendbarkeit
  • Ermöglicht teambasierte Designs​
  • Ermöglicht den DFX-Flow im Projektmodus
  • Möglichkeit, Varianten für Simulation und Synthese anzugeben
  • Adressverwaltung für BDCs vom Top-Level-BD
     
• Vivado Store​
  • Platinen und Beispieldesigns von GitHub​herunterladen
  • Drittanbieter von Platinen können zu diesen Repositorys asynchron mit Vivado-Veröffentlichungen beitragen
     
• Verbesserungen der IP/IPI-Revisionskontrolle
  • Migration älterer Vivado-Projekte in neue Verzeichnisstruktur
     
• CIPS 3.0​
  • Überarbeitung der IP-Architektur von CIPS in hierarchisches Modell
  • Neue modulare Benutzeroberfläche
  
  
• Vivado Texteditor – Sigasi Backend
  • Sprachprotokollserver unterstützt:​
    • Autovervollständigung
    • Gehe zu Definition / Verwendungen finden
    • Tooltips
    • Einzug (Bereich nur in VHDL)​
    • Syntaxfehler und Warnungen während der Eingabe
    • Codefaltung
    • Semantische Hervorhebung
    
    
• IPI Designer-Hilfe für CIPS und NoC​
  • Ermöglicht intuitive Blockautomatisierung für NoC und CIPS-Konnektivität
  • Ermöglicht die einfachere Erstellung von Designs, die auf den gesamten verfügbaren Speicher zugreifen, der mit dem Chip oder auf der Platine verbunden ist, z. B. DDR und LPDDR
  
  
• Non-Power-of-Two-Zuweisung über Interconnect​
  • IPI unterstützt jetzt Non-Power-of-Two(NPOT)-Adresszuweisungen über Adresspfade mit mindestens einer SmartConnect IP​

• Verbesserungen des IP Packager​
  • Verbesserung der Kundenerfahrung mit Packager
    • Konnektivität von benutzerdefinierten Schnittstellen in IPI/benutzerdefinierter IP​
    • XPM-Speicher in Packager​
    • Möglichkeit, Dateien während der Verpackung einer IP von einem Verzeichnis in Packager als SV oder VHDL-2008 zu kennzeichnen
  • Produktionsfreigabe für verpackte RTL IP als Vitis-Kernel​
    • Kernel-spezifische DRCs innerhalb von IP Packager​
    • Benutzerfreundlichkeit
    • Beibehaltung von Metadaten in diesen verpackten IPs für die Verwendung des Vitis-Kernels

• IP-Verbesserungen – Rechenzentrum
  • PCIe-Subsysteme
    • Early-Access-Unterstützung für CPM5, PL PCIE5 und GTYP in Versal Premium​
    • CPM4-Unterstützung in Versal CIPS Verification IP (VIP) für die Simulation​
  • Einführung der algorithmischen CAM IP​
    • EA für US+ Chips
  • Verbesserung der AXI IIC auf dynamische Lesemodusfunktion​
  • SmartConnect-Unterstützung für Non-Power-Of-Two-Adressbereiche
  • Freigabe der XilSEM-Bibliotheks-API und Dokumentation in UG643​
  • Verbesserte SEM IP Core Unterstützung für US+ Chips

• IP-Verbesserungen – Video und Bildgebung
  • Video- und Bildschnittstellen-IPs​
    • CSI TX Subsystem unterstützt jetzt YUV422 mit 10 Bit​
    • DisplayPort-Subsysteme unterstützen jetzt die HDCP2.2/2.3-Repeater-Funktion
    • HDMI2.1 (Controlled Access) unterstützt jetzt Dynamic HDR und erweiterte Gaming-Funktionen (VRR, FVA, QMS und ALLM)​
  • Neue IP: Warp Processor für die digitale Bearbeitung von Bildern
    • Unterstützt Trapez-, Konvex- und Nadelkissen-Verzerrungen sowie willkürliche Verzerrungen
    • Skalierung: 0,5-fach, 1-fach, 2-fach; Rotation: -90 bis +90 Grad
    • Auflösungen von 320x240 bis 3840x2160, mit Mehrkanal-Unterstützung
    • Eingang und Ausgang: 8/10/12 bpc YUV, RGB

• IP-Verbesserungen – kabelgebunden
  • 100G Multirate Ethernet Subsystem – MRMAC
    • 10G/25G/40G/50G/100G ETHERNET NRZ GTM
    • MRMAC 25G Ethernet bei –1LP​
      
      
• IP-Verbesserungen – kabellos
  • O-RAN​
    • Statische/dynamische Komprimierungs-/Dekomprimierungsfunktion im IP Core (BFP + Modulation)​
    • Neue Schnittstelle zur Unterstützung von Informationen zur Erweiterung der LTE Section, Typ 3, und zur Übertragung eines externen LTE-Vorcodierungsblocks über eine einzelne Schnittstelle
    • Unterstützung für Beam-ID-Zuordnung pro Steckplatz (zusätzlich zur vorhandenen Symbolmethode)​
    • Unterstützung für Meldungen zum DL Section, Typ 3
    • Section, Typ 0, zum PDxCH BID-Port hinzugefügt
    • Maximale Ethernet-Paketgröße auf 16.000 Byte erhöht (Unterstützung für Jumbo-Frames mit 9.600 Byte)

•  IP-Verbesserungen – Speicher
  • NVMeHA unterstützt jetzt Versal und VU23P Chips
  • NVMeTC unterstützt jetzt Versal und VU23P Chips
  • ERNIC unterstützt jetzt Versal​
    • Native Verbindung zu MRMAC​
  • AES-XTS nur auf Sonderwunsch erhältlich

• IP-Verbesserungen XPM
  • XPM_Memory und EMG unterstützen jetzt alle URAM-Größen
  • XPM_Memory und EMG unterstützen jetzt gemischte RAM-Kombinationen
    • ram_style = "mixed"verwenden 
  • XPM_Memory und XPM_FIFO ermöglichen das Deaktivieren von Assertions für eine umfassendere Simulationsunterstützung
    •  Die Definition von DISABLE_XPM_ASSERTIONS wurde hinzugefügt

• IP-Verbesserungen – GT-Assistent 
  • Versal GTY-Assistent für die Produktion
  • Versal GTYP-Assistent verfügbar als EA
  • Versal GTM-Assistent verfügbar als EA    

• Vitis HLS 2021.1 – Versal Unterstützung für die Produktion
• Versal Timing-Kalibrierung und neue Steuerelemente für native Gleitkomma-Vorgänge des DSP-Blocks
• Option zum Pipeline-Flushing mit niedrigerer Fanout-Logik (Free Running Pipeline; FRP)
• Verbesserter automatischer Speicherpartitionierungsalgorithmus und neue Option config_array_partition
• Neuer „Flow Navigator“ in der GUI und zusammengeführte Ansichten für Synthese, Analyse und Debugging
• Vitis-Flow mit kontinuierlicher („nie endender“) Streaming-Kernel-Unterstützung für einen niedrigen Laufzeiten-Overhead​
• Funktion Call Graph Viewer mit Heatmap für II, Latenz und DSP/BRAM-Auslastung
• Neuer Abschnitt im Synthesebericht für BIND_OP und BIND_STORAGE​
• Verbessertes datengesteuertes Pragma-Handling für bessere Konsistenz
• Vivado-Bericht und neue Export-IP-Widgets, um Optionen an Vivado zu übergeben
• Neuer Textbericht nach C-Synthese, der GUI-Informationen wiedergibt

ML-Modellintegration

• Modelle des maschinellen Lernens zur Vorhersage und Auswahl von Optimierungen
  • 30 % schnellere Kompilierung für Versal Designs

Neue Synthese-Funktionen

• XPM_MEMORY unterstützt heterogenes RAM-Mapping​
  • Speicherarray, das unter Verwendung aller Chipsourcentypen zugeordnet wurde: UltraRAM, Block RAM und LUTRAM​
  • Effizienteste Nutzung aller Ressourcen
  • Parameter oder Generic verwenden: MEMORY_PRIMITIVE(„mixed“)​
  • Unterstützt nicht WRITE_MODE = NO_CHANGE​
  • VHDL-2008: neue Unterstützung für die Funktion to_string()
  • Der Protokollbericht enthält RTL-Überschreibungen von IP-Generics und -Parametern

Modelle des maschinellen Lernens in der Implementierung

• Prognostizieren von Routing-Engpässen und -Verzögerungen
• Bessere Korrelation zwischen platzierungsbasierter Schätzung und tatsächlichem Routing, einer besseren FMAX und kürzeren Kompilierungszeiten

opt_design -resynth_remap​

• Neue Timing-gesteuerte Optimierungen der Logikkegel-Resynthese, die Logikpegel reduzieren

Manuelles Retiming von LUTs und Registern während der Platzierung mit XDC-Eigenschaften

• PSIP_RETIMING_BACKWARD​
• PSIP_RETIMING_FORWARD

Neue Funktionen für Versal Chips

• Kalibrierte Taktflankenausrichtung passt die Taktzeiten der Netzwerkverzögerung vor dem Starten des Geräts an, um die Taktverschiebung weiter zu minimieren
• Das automatische Einfügen der Pipeline verbessert die Taktrate auf Pfaden um …
  • Zwischen PL und NoC und zwischen PL- und AI-Engines
  • Verfügbar sowohl über AXI Regslice IP als auch über Auto-Pipeline-Eigenschaften
  • Fügt Latenz zu Pipeline-Pfaden hinzu
• Elastische Pipelines aus Schieberegister-Primitiven (SRLs)
  • Pipelines werden um eine SRL herum erstellt, die überschüssige Pipelines vorhält
  • Placer erstellt die ideale Pipeline basierend auf der Quell- und Zielplatzierung
  • Phasen können aus der SRL entfernt werden, um einen größeren Abstand abzudecken
  • Phasen werden von der SRL absorbiert, um die Pipeline für kürzere Abstände zu verkleinern
  • Behält Latenz auf Pipeline-Pfaden

Intelligent Design Runs:

• Intelligent Design Runs (IDR) ermöglicht per Tastendruck Zugriff auf einen neuen, leistungsstarken automatisierten Timing-Closure-Flow
  • report_qor_suggestions​
  • Vorhersage der ML-Strategie
  • Incremental Compile​
• Verfügbar in Vivado-Projekten und wird über eine Kontextmenüauswahl eines Implementierungslaufs gestartet, der einen Timing-Fehler aufweist. Das Dashboard „IDR Reports“ zeigt den Flow-Fortschritt an und stellt Hyperlinks zu den zugehörigen Berichten bereit.​Eine ausgezeichnete Option für Benutzer mit Probleme bei der Timing-Closure
  • Durchschnittliche QoR-Verstärkung > 10 %

Report QoR Suggestions (RQS) – Verbesserungen

• DFX-fähige QoR Suggestions​
  • Vorschläge nur für DFX-Module, wenn das Feld „static“ gesperrt ist
  • Keine Vorschläge, die DFX-Grenzen überschreiten
  • Synthesevorschläge, die korrekt auf globale oder Out-Of-Context-Läufe ausgerichtet sind
• Bewertung im interaktiven GUI-Bericht „report_qor_suggestions (RQS)“ enthalten

Methodikverstöße in Timing-Berichten

• Timing-Berichte enthalten jetzt eine Report Methodology-Zusammenfassung
  • Lenkt die Aufmerksamkeit auf die Methodikverstöße
  • Vernachlässigte Methodikverstöße können zu Timing-Fehlern führen
• Enthält die Zusammenfassung der Methodikverstöße aus dem letzten Lauf von report_methodology
  • Zusammenfassung der Methodikverstöße mit Design Checkpoint gespeichert

Neue Constraint Reporting-Funktionen

• report_constant_path: neuer Befehl zur Identifizierung der Quelle der konstanten Logikwerte, die auf Zellen und Pinsbeobachtet werden
  • report_constant_path <pins_or_cells_objects>​
  • report_constant_path -of_objects [get_constant_path <pins_or_cells_objects>]

DFX für Versal

• Versal DFX-Flows, die mit Produktionsstatusverfügbar sind
  • Kompilieren von DFX-Designs, von Blockdesigns bis zur Erstellung von Chip-Images
  • Verwenden von Vivado IPI Block Design Container (BDC) zum Erstellen von Versal DFX Designs​
• Nutzen von DFX IP in Versal wie bei UltraScale und UltraScale+​
  • DFX Decoupler IP, DFX AXI Shutdown Manager IP zur Isolierung von Nicht-NoC-Schnittstellen
• Die gesamte programmierbare Logik ist teilweise rekonfigurierbar
  • Von NoC über Taktgeber bis hin zu Hard-Blöcken
• Unterstützung von Dynamic Function eXchange mit AIE Full Array
  • Unterstützt über Vitis Plattform-Flows

BDC für DFX

• Block Design Containers (BDC) für DFX in IP Integrator freigegeben
  • Unterstützt alle Architekturen, kritisch für Versal​
• Platzieren eines Blockdesigns innerhalb eines Blockdesigns, um DFX-Designs​zu erstellen und zu verarbeiten
  • UG947 zeigt IPI BDC-Tutorials für Zynq UltraScale+ und Versal Chips
  • Weitere DFX-Tutorials werden auf GitHub veröffentlicht

Classic SoC Boot-Flow mit DFX​

• Classic SoC Boot Flow für Versal Designs verfügbar
  • Ermöglicht Benutzern, ihr DDR-basiertes Verarbeitungssubsystem und ihren Speicher schnell zu booten, um Linux auszuführen, bevor die programmierbare Logik geladen wird
  • Separate Programmierereignisse in Versal zur Emulation des Zynq Boot-Flows
  • Automatische Pblock-Generierung wird in diesem Flow verwendet
  • Nicht kompatibel mit CPM

Versal Tandem Konfiguration für CPM4

• Tandem PROM und Tandem PCIe® für CPM4 verfügbar
• Benutzer, die eine Konfiguration von 120 ms für einen PCIe-Endpunkt benötigen, können jetzt in
  der CIPS-Anpassungs-GUI den Tandem Konfigurationsmodus auswählen
  • Tandem PROM – beide Stufen vom Flash-Speicher laden
  • Tandem PCIe – Stufe 1 vom Flash-Speicher laden,
    Stufe 2 über die PCIe-Verbindung per DMA
  • Keine – Standard-Boot

​Abstract Shell-Unterstützung für verschachtelte DFX-Designs in UltraScale+

• Unterteilen Ihrer rekonfigurierbare Partition (RP) mit Nested DFX (pr_subdivide) in mehrere verschachtelte RPs​
• Erstellen von Abstract Shell für jede verschachtelte RP (write_abstract_shell)​
• Beschleunigen der Implementierung jeder Nested RP mithilfe der der zugehörigen Abstract Shell

• VHDL-2008-Verbesserungen
  • Uneingeschränkte Arrays​
  • Bedingte Operatoren
  • Operatoren zur unären Reduktion
     
• Unterstützung der Codeabdeckung
  
  • Unterstützung des Befehls write_xsim_coverage für das Schreiben der Datenbank zur Zwischenabdeckung

SmartLynq+ Modul

• Optimiert für Versal High-Speed Debug Port (HSDP)​
  • Schnellere Chipprogrammierung und schnellerer Speicherzugriff
  • High-Speed-Datenupload und -Download​
  • Datenspeicherung: 14 GB DDR-Speicher auf Modul
• Unterstützung für High-Speed Debug Port (HSDP)
  • Unterstützung für die Verbindung mit Aurora-basiertem HSDP über USB-C-Verbinder
• PC4- und USB-basierter JTAG​
• Serielle UART-Unterstützung

ChipScopy

• Open-Source-Python-API für ChipScope​
  • Steuerung und Kommunikation mit Versal Chip und Debug Cores​
  • Vivado muss nicht verwendet werden – nur PDI/LTXerforderlich
  • Vorteile
    • Erstellung von benutzerdefinierten Debug-Schnittstellen
    • Schnittstelle mit Python-Ökosystem​

• Versal AI Core-Serie: XCVC1902 und XCVC1802
• Versal Prime-Serie: XCVM1802
• Zynq UltraScale+ RFSoC: XCZU43DR, XCZU46DR, XCZU47DR, XCZU48DR, XCZU49DR

• Petalinux ist jetzt zusätzlich zur vorhandenen eigenständigen Installationslösung Teil des AMD Unified Installationsprogramms.

• Verbesserungen bei der Versionskontrolle
  • Neue Verzeichnisstruktur, die Quellen von Ausgabeprodukten trennt
  • BD/IP-Ausgabeprodukte werden nicht mehr im Verzeichnis project.srcs gespeichert.
  • Alle Ausgabeprodukte befinden sich im Verzeichnis project.gen parallel zu project.srcs.
  
  
• Verbesserungen der Adressenzuordnung
  • Grafische Ansicht der Adressenzuordnung in HTML
  
  
• Verbesserungen der Vitis Plattformerstellung
  • Fähigkeit, das Vivado-Projekt während der Projekterstellung und in den Projekteinstellungen als erweiterbares Plattformprojekt zu identifizieren
  • Neue DRCs zur Validierung der Plattformschnittstelle hinzugefügt
  • Plattform-DRCs während der Validierung der Plattform-BDs ausführen
  • Neue GUI für das Plattform-Setup
  
  
• Verbesserungen des IP-Caching
  • Möglichkeit, schreibgeschützte gezippte IP-Caches zu erstellen und zu verwenden
  • Es kann auf gezippten Cache verwiesen werden, und er muss nicht entpackt werden
  
  
• Block Design Container​
  • Instanziieren eines BD in einem anderen BD​
  
  
• CIPS (Control, Interfaces and Processing System) – Versal
  • Beispieldesigns in XHUB-Filialen – Versal

Rechenzentrum

• Queue DMA Subsystem für PCI Express (QDMA) Chip unterstützt Erweiterung
  • Gen3x8 in „-2LV“ UltraScale+ Chips
  • Gen4x8 in „-2LV“ Virtex UltraScale+ VU23P Chip
  
  
• Adaptive Versal SoC Subsysteme für PCI Express, insbesondere für integrierte GTY-, PL PCIE4- und CPM4-Blöcke
  • Integrierter Block für PCI Express (GTY + PL PCIE4)
  • DMA und Bridge Subsystem für PCI Express (GTY + PL PCIE4 + Soft QDMA, XDMA, AXI-Bridge)
  • CPM-Modus für PCI Express (GTY + CPM4)
  • CPM DMA und Bridge-Modus für PCI Express (GTY + CPM4 + Hard QDMA, XDMA, AXI-Bridge)
  • PHY für PCI Express (GTY)

Video und Bildgebung

• MIPI
  • DPHY-Raten auf Versal Chips erhöht: 3200 Mbit/s auf -2 und -3 Chips, 3000 Mbit/s auf -1 Chips
  • YUV420-Ausgangsunterstützung für CSI RX Core hinzugefügt
  
  
• DisplayPort 1.4-Subsysteme
  • YUV420-Unterstützung, Adaptive-Sync, statische HDR
  • eDP IP-Option bei allgemeinem Zugriff
  
  
• SDI-Subsysteme
  • HLG HDR-Unterstützung
  • Versal VCK190-Pass-Thru-Beispieldesign
• HDMI2.0 unterstützt jetzt HDCP2.3

Kabelgebunden und kabellos

• JESD204C volle Produktion
• Neue 200G RS-FEC für UltraScale+ und Versal
• 1G/10G/25G Ethernet bietet jetzt 1-Step und TSN-Unterstützung
• Versal MRMAC 1-Step 1588 Hardware-Zeitstempel
• 10G/25G MRMAC Ethernet 2-Step 1588 Linux-Treiberunterstützung
  • https://github.com/Xilinx/linux-xlnx/tree/xilinx-v2020.2

Festplattenspeicher

• Neue ERNIC-Funktionen
  • Ressourcenoptimierungen zur Unterstützung einer anhaltenden 100G-Bandbreite
  • Unterstützung für den neuen VU23P Chip
  • Verbesserungen der Priority Flow Control (PFC)
  
  
• NVMeTC unterstützt jetzt den neuen VU23P Chip
• Algorithmen für verlustfreie Komprimierungs-IP-, GZIP- und ZLIB
• NVMeOF Reference Design jetzt für Alveo U50 und Bittware 250-SoC-Platinen erhältlich

Allgemeines

• XPMs
  • XPM_CDC ist jetzt über IPI verfügbar
  • URAM-Initialisierungsunterstützung für Versal
  
  
• Infrastruktur und Embedded
  • Neue SmartConnect-Funktionen
    • Prioritätsvermittlung
    • Low Area Modus
    
    
• EMG (Embedded Memory Generator) in IPI für Versal, ersetzt Block Memory Generator
• EFG (Embedded FIFO Generator) in IPI für Versal, ersetzt FIFO Generator

Assistenten:

• Assistenten sind jetzt für Versal verfügbar
  • GTY-Transceiver-Assistent
  • Erweiterter E/A-Assistent
  • Taktungsassistent
  
  
• Neue Funktionen des Transceiver-Assistenten
  • Full Block Automation, mit Lane-Auswahl
  • Sofortige Rekonfiguration (nur Versal)
  • Quad Sharing (nur Versal)
  • Transceiver Bridge IP (nur Versal)
  
  
• High-Level Synthesis
  • Vitis HLS ersetzt Vivado HLS in Vivado (war in v2020.1 bereits standardmäßig für Vitis)
  • Anweisungen für Array-Umformung und Partitionierung für Top-Ports hinzugefügt
  • Vereinfachtes Layout der Symbole auf der Symbolleiste mit neuen Berichtsabschnitten für Schnittstellen und AXI-4-Bursts
  • Inferenz für die Gleitkomma-Akkumulation in einem einzelnen Taktzyklus in DSP-Blöcken für Versal
  • Tcl-Dateien können ein Projekt erstellen und direkt in der GUI öffnen (vitis_hls -p <file>.tcl)
  • Neuer Einfachklick-Filter für nicht standardmäßige Optionen in „Solution Settings“ (Lösungseinstellungen) → „General“ (Allgemein)
  • Eingeschränkte Zufallstests für AXI-Schnittstellen sind jetzt in der GUI sichtbar
  • On-Chip Block-RAM Option mit ECC-Fehlerflaggen über das bind_storage pragma
  • Interaktive FIFO-Tiefenanpassung in der GUI während CoSim
  • Unterstützung der SIMD-Programmierung (Vektordatentypen)

Add-On für Matlab und Simulink:

• Unified Installer stellt sowohl Model Composer als auch System Generator in einem Startprogramm bereit

• VHDL-2008 Unterstützung​
  • Shiftoperatoren (rol, ror, sll, srl, sla und sra)
  • Kombinieren von Array- und Skalarlogik-Operatoren
  • Bedingte sequenzielle Zuweisungen auf dem Signal
  • Case Generate
  • Erweiterungen auf global statische und lokal statische Ausdrücke
  • Statische Bereiche und Ganzzahlausdrücke in Bereichsgrenzen
  
  
• Unterstützung für sprachübergreifende hierarchische Namen
  • Der hierarchische Verilog Name wird aktiviert, um auf VHDL-Signale von SV/Verilog Modulen zuzugreifen
  
  
• Simulatorunterstützung für Versal
  • AMD Simulator
  • Simulatoren von Drittanbietern
    • Cadence Xcelium
    • Mentor Graphics Questasim

• Versal AXIS-ILA
• Verbesserungen beim Debugging-Flow
• Verbesserungen beim Debugging der Blockautomatisierung
• Unterstützung für die Auswahl von URAM- und AXIS-ILA-Trace-Speicher

• Unterstützung für den System Verilog Zeichenfolgentyp
• Unterstützung von Fest- und Gleitkommapaketen in VHDL-2008
• Automatisches Pipelining für heterogene RAMs
• Die Anweisung Logic Compaction wird auf Versal LOOKAHEADs ausgeweitet

• Verbesserungen bei RQA und RQS

• Abstract Shell für Dynamic Function eXchange
• Isolation Design Flow (IDF) + DFX in einem Design

• Unterstützung für Verifizierung (Digest und Signatur) für Windows herunterladen
• Die Funktion „Download only“ (Nur herunterladen) für das Web-Installationsprogramm unterstützt jetzt zwei Optionen
  • Vollständiges Bild herunterladen (alle Produkte)
  • Nur ausgewählte Produkte herunterladen (kleinere Größe)

• Neues Dienstprogramm zum Herunterladen von Beispieldesigns und Platinendateien. Laden Sie nur das herunter, was Sie benötigen, und erhalten Sie Zugriff auf eine umfangreiche Bibliothek von AMD und Drittanbieterlösungen auf github.
• Neue und verbesserte Beispieldesigns sind als Download erhältlich

• Einführung neuer Konzepte für „Pfad“ und „Netz“
  • Behält das vertraute Erscheinungsbild bei
• Vollständiges Cross-Probing mit Address Editor
  • Nach Pfaden und/oder Netzwerken hervorheben
• Hervorheben von Echtzeitfehlern
  • QuickInfo bietet Fehlerdetails
•  Neues Fenster „Address Path“ (Adresspfad)
  • Ausführliche Pfaddetails
• Neue emotionale Ansicht „Addressing View“ (Adressieransicht)
  • Vereinfacht nur für adressierbare Inhalte
  • Deutliche Ansicht der Adressierungskonnektivität

Rechenzentrum

• ERNIC IP-Verbesserungen
  • Bandbreite und Latenz wurden für den Betrieb mit 100GE-Datenraten verbessert.
  • Verbesserung zur Unterstützung von 64-Bit-Adressen. Neue Funktionen sind jetzt verfügbar: PFC-Funktion und Immediate Command.
• Neue AES IP für Verschlüsselungsanwendungen in Rechenzentren.
• Die neue NVMe Target Controller IP wird mit dem Host Accelerator zur Speicherbeschleunigung verbunden.
• Schlüsselfertige NVMeOF-Lösung Alveo U50 ist jetzt erhältlich. Enthält eine FPGA-Bitdatei und Dokumentation.
• Umfangreiche Überarbeitung des Queue DMA Subsystem für PCI Express (QDMA 4.0) zur Verbesserung von Timing, zur Reduzierung der Ressourcenauslastung und zur Vereinfachung der Vorwärtsmigration.

Kabelgebunden/kabellos

• Kabellos
  • JESD204C-Unterstützung für GTH3/4 – Vorproduktion 2020.1 hinzugefügt
  • Neue ORAN Radio Interface IP, die die O-RU-Funktion (O-RAN-Funkeinheit) mit dediziertem SRS/PRACH AXI-Stream und 32 Spatial Streams bietet.
  • Neue 400G IP Soft-FEC und optionale Implementierung, die US+ 58G GTM Hard-FEC 50G KP4 nutzt, um Platz und Energie zu sparen.
• Kabelgebunden
  • AXI Ethernet hat Unterstützung für eine umschaltbare SGMII und 1000BASE-X hinzugefügt
  • 50G Ethernet Subsystem mit optionaler Soft-FEC 50G „KP2“ NRZ
  • Integriertes 100G Ethernet Subsystem mit optionaler Soft-FEC 100G „KP4“ NRZ

Allgemeines

• Firewall-IP – schützt entweder die vor- oder nachgelagerten Richtungen. Diese IP hilft bei der Isolierung von Regionen in FPGA-as-a-Service und anderen Anwendungen.
• SmartConnect IP optimiert für Low Area Modi, auch 1x1 Kopplungs- und Konvertierungsfunktionen.

Video- und Imaging-IPs

• SDI-Subsysteme fügen 12 bpc und HFR im nativen Videoschnittstellenmodus hinzu
• Das MIPI CSI Transmit Subsystem unterstützt die Farbformate raw16 und raw20
• Der Video Mixer fügt Optionen zur Auswahl des Farbraums BT.709 und BT.601 mit entsprechender Unterstützung hinzu
• HDMI2.0-Subsysteme fügen 32-Kanal-Audio- und 3D-Audio-Unterstützung hinzu

• Die Möglichkeit, HDL-Attribute mit XDC Constraints zu überschreiben, unterstützt das Ändern des Syntheseverhaltens ohne Änderung des HDL-Quellcodes.
• Wiederverwendung und Integration von Designs aus verschiedenen Sprachen mit verbesserter Generics- und Parameterübergabe zwischen verschiedenen Sprachen im gleichen Design.
• Die Leistung des Tools ist bei der Bearbeitung von Funktionsaufrufen deutlich verbessert. Für alle Sprachen wurden Verbesserungen vorgenommen.
• Eine neue Anweisung namens Logic Compaction implementiert Arithmetikfunktionen mit geringerer Präzision unter Verwendung minimaler logischer Ressourcen.
• Die Speicherzuordnung ist erheblich verbessert, da Arrays über verschiedene Ressourcentypen verteilt werden, um eine hohe Auslastung eines bestimmten Ressourcentyps zu vermeiden.

Dynamic Function eXchange (DFX)​

• Nested DFX ermöglicht es Benutzern, einen oder mehrere dynamische Bereiche innerhalb eines dynamischen Bereichs zu platzieren, um die Flexibilität von DFX zusätzlich zu steigern
  • Unterstützt UltraScale und UltraScale+
  • Produktionsstatus, keine Projektunterstützung
• Vorteile
  • Einfachere Verifizierung
  • Betriebszeit der Karte für Rechenzentren
  • Feinere Granularität
• Alle vorhandenen IP für die partielle Rekonfiguration wurden durch äquivalente IP mit dynamischer Dynamic Function eXchange-Terminologie ersetzt
  • IP sind funktional gleich im Vergleich zu ihren Vorgängern und lassen sich problemlos von PR auf DFX aktualisieren

Implementation Design Flow

• Pblocks sind jetzt standardmäßig vom Typ SOFT
• Die einzige Ausnahme: DFX Pblocks haben per Definition feste Grenzen und können nicht in den Typ SOFT umgewandelt werden
• Vorteil
  • Die Zellplatzierung außerhalb der Pblock-Grenzen kann die Designleistung verbessern (kürzere Kabellänge, weniger Engpässe)

Designanalyse und Timing-Closure

• Report QoR Suggestions prognostiziert bis zu 3 benutzerdefinierte Strategien für eine bessere Leistung
  • Laut Prognose werden bessere Ergebnisse als mit Standard und Performance_Explore erzielt
  • Spart Zeit und Aufwand beim Kompilieren, sodass viele Strategien abgedeckt werden.
  • Führen Sie report_qor_assessment (RQA) aus, um zu prüfen, ob das Design mit der Strategievorhersage kompatibel ist.
• Der Bericht report_ram_utilization wurde vollständig überarbeitet, um relevante Informationen bereitzustellen.
  • Kompromisse bei den Speicherressourcen eingehen
  • Ineffiziente DRAMs identifizieren
  • Siehe Bericht nach Optimierung
  • Leistungs-/Energieengpässe

Energieverbrauchsanalyse

• Vivado unterstützt jetzt die Berichterstellung per Stromschiene
  • Energieberichte berechnen den Gesamtstrom im Vergleich zu den aktuellen Budgets für Schienen und Netzteile
  • Definitionen der Stromschiene sind in Platinendateien enthalten
• Für Alveo U50 steht jetzt ein Schienenbericht zur Verfügung