AMD Vivado™ 最新功能

• 支援新器件：
  • 第 2 代 Versal AI Edge 系列：XC2VE3504、XC2VE3558、XC2VE3804、XC2VE3858
  • 第 2 代 Versal Prime 系列：XC2VM3558、XC2VM3858

• 縮短實體最佳化 (PhysOpt) 編譯時間
• 提供全域或模組層級的最佳化控制，並更新重定時功能
• 支援在使用模組參照之頂層區塊設計 (BD) 中新增含 NoC XPM 的 RTL
• 針對所有 AMD IP 及 BD，簡化 SV 實體之間的 AXI 連線，以及自動包裝函式建立和管理
• 可為高扇出係數網進行每 SLR 欄柱和每 VNoC 欄柱的 BUFG_FABRIC 複製
• 改善互斥 Pblock 屬性設定的訊息

• 透過 STRATEGY 參數，為 AXI Switch 和 AXI SmartConnect IP 支援新超低面積模式
• 在 PS Wizard IP 中為第 2 代 Versal Prime 系列和第 2 代 Versal AI Edge 系列提供新的方塊圖和泳道視景

• 全新的 IDE 外觀與風格，透過現代化的版面配置、最新加入的明亮和深色主題，以及重新設計的歡迎頁面，讓介面具有視覺吸引力。
• 在現有時序報告中增添新的 SLR 跨區報告和新的 SLR 跨區選項，以提供更良好的 QoR 分析
• 新增適用於 DRC 檢查的 ECO 合法化程式，以及對 ECO 佈局程式時序驅動模式的支援
• 針對直接程式設計和間接（快閃記憶體）程式設計流程，在 Vivado Hardware Manager 中新增啟用分段配置的選項

• 在現有的 get_dfx_footprint 指令中增添新的參數「is_reconfigurable」，以找出無法重配置的磚
• 在可重配置的 Pblock 新增唯讀的「IS_DFX」屬性

• 針對模擬階段，擴大對 VHDL 2019 結構的語言支援，例如連接埠宣告中的參考連接埠元素、正規化元件宣告、列舉類型的屬性、範圍表示式（「range」記錄、「range」值）、從初始值推論子類型、從內容推論的函數傳回子類型、介面清單結尾處無須使用分號。

• 可立即投入運作的器件：
  • Spartan UltraScale+：XCSU10P、XCSU25P、XCSU35P
    
• 獲得正式普遍釋出 (GA) 級支援的器件：
  • 第 2 代 Versal AI Edge 系列：XC2VE3558、XC2VE3504、XC2VE3858、XC2VE3804
  • 第 2 代 Versal Prime 系列：XC2VM3558、XC2VM3858

• 可先啟動處理系統，然後即時動態載入 PL，實現快速啟動作業系統和多樣化啟動順序流程
• 可啟用校準誤差補償的選項，用於盡可能減少器件本地及全域誤差，此選項僅適用於 Versal SSIT 器件。
• 按 QoS 目標和頻寬要求進行時間切片，以發揮最高 NoC 效能
• 全新 Pblock 規劃工具；單一窗口，提供與建立 Pblock 有關的所有項目
• 提供可自動將標準流程中之預設指示，對應到進階流程中之新指示/子指示的 Tcl 腳本，以此改善指示/子指示的支援性，而有助於 QoR 的提升

• 可完全自訂的 RTL 式 AXI 交換器 IP，功能是當作不同 AXI 介面類型與寬度之間的橋接器
• IP Integrator 中有兩個專屬的「時脈與重置」和「中斷與 AXI-4 Lite」視景，可提供更多資訊
• 全新定址 GUI，為第 2 代 Versal Prime 系列和第 2 代 Versal AI Edge 系列，自動將同等位址空間歸成一組

• 對 report_dfx_summary 的 GUI 支援，可提供 DFX 專屬資料的直接存取，而有利於除錯工作之進行

• 新增對用於模擬之 VHDL 2019 結構的支援，例如條件運算式、條件式傳回、空白紀錄，以及適用於介面與程式碼涵蓋範圍排除的模式視景等。

• 適用於所有 Versal 器件的全新進階流程，支援以分區為基礎的佈局和平行 P&R，有利於減少壅塞並提升佈線可行性，以達成快速設計收斂
• 能夠先啟動處理子系統，並推遲可程式化邏輯的配置，進而實現作業系統的快速啟動和不同的啟動順序流程
• Pblock 在布局規劃期間的 GUI 增強功能，包括工具提示、「自動貼齊模式」佈局，以及屬性設定的快速存取方式

• 支援 MicroBlaze V IP 即時預設定
• 能夠經由最高層級 RTL，配置 Versal 器件中的硬核 IP 關鍵元件，例如 CIPS、NoC 和收發器
• 工具 IP 的內嵌 HDL，可加快 IP 載入和配置

• 增強的 DFX 布局視覺化功能，可促進實作能力
• 關鍵指標的 DFX 摘要報告，可指引使用者進行最佳化

• 全新 PDI 除錯工具（解碼和分析開機設定錯誤）
• 對賽靈思模擬器介面 (XSI) 內核共用程式庫的檔案重新命名

可隨時投入運作環境的器件

• Versal AI Core 器件：XQVC1702

• 程式碼覆蓋率支援
• 更新第三方工具的模擬工具
• 增強對匯出模擬流程的支援

• 透過多執行緒生成位元流 – 擴大對 Versal 的支援
• P&R 期間的彈性 MARK_DEBUG 處理
• 全新的佈局後實體最佳化
• VHDL-2019 支援

• Intelligent Design Run (IDR) 功能改善 – 適用於 Versal 和 UltraScale+ 設計
• 增強報告 QoR 評估 (RQA)

• 適用於 Versal 的 AXI Debug Hub 故障 BSCAN 後援
  
• 「插入」流程的 DFX 除錯支援 – Versal

PCIE 子系統

• 適用於 Linux 和 DPDK 的 CPM5 x86 主機驅動程式
• 改善 QDMA v5.0 中的效能

有線

• 供 Versal Premium 使用的 DCMAC、HSC、QSGMII 量產品
• Versal 400G RS-FEC，搭配 MRMAC FEC 上的硬式 Interlaken

無線

• RFSoC DFE IP - 全新 FT PRACH IP、針對多頻段更新的 PRACH IP、評估工具 EoU 增強功能
• 縮減巨集/小型基地台的 ORAN-PL 所用資源
• 增強多頻段支援

記憶體

• Versal HBMZE 公開釋出
• HBM2E SystemC 模擬

基礎架構、嵌入式、GT 精靈

• 啟用在軟式控制器區域網路 (Controller Area Network, CAN) 和 AXI 串流先進先出 (First-In First-Out, FIFO) 上使用錯誤更正碼 (Error-Correcting Code, ECC)

多媒體

• DisplayPort 2.1 Tx
• ZU+ 上的 HDMI 2.1 相容性
• MPI CSI RX IP 和 DSP IP 增強功能
• 供 VEK280 使用的全新 MIPI CSI -2 RX 範例設計
• 將 VDU 普遍釋出予使用者

• Vivado ML 企業版中新啟用的器件
  • Versal™ Premium 系列：XCVP1702、XCVP1802、XCVP1102

• 標準版和企業版中新啟用的器件
  • Kria™ SOM：XCK24

• 可隨時投入運作環境的器件
  • Versal Premium 系列：XCVP1202
  • Versal Prime 系列：XCVM1502
  • Versal AI Core 系列：XCVC1702、XCVC1502

• 安裝所佔用之峰值磁碟空間減少 25％

基礎架構和嵌入式

• 軟式端點保護單元 (EPU) IP，用於保護駐留在 PL 的 AXI 代理

儲存

• 啟用嵌入式 RDMA 的 NIC (ERNIC) 現在支援多達 2k 的佇列配對組 (QP)

Gb 收發器 (GT) 精靈

• Versal GTM 現在支援半密度和全密度之間的速率切換
• Versal GTY/GTYP 的 16 種配置（受限於內部 BRAM 容量）

有線

• 100G 多速率乙太網路 MAC 子系統 (MRMAC)
  • 新增 100G 乙太網路 106G 序列通道支援
• 600G 多速率乙太網路 MAC 子系統 (DCMAC)
  • 新增 100GE、200GE、400GE 每通道 106G 的序列支援
• Aurora 64B/66B
  • 在 Versal Premium 上新增對於 GTYP 或 Gb 收發器模組 (GTM) 的 16 通道支援

無線

• Zynq™ RFSoC DFE IP 更新：頻道濾波器和 DUC-DDC UL/DL 分享
• Zynq RFSoC DFE DPD 更新：PL 資源減量
• Zynq RFSoC DFE O-RU TRD：更新僅針對低 PHY 處理

PCIe® 子系統

• GitHub 上公開發布的 CPM5 x86 主機驅動程式，適用於 Linux 和 DPDK
• Versal CPM5 PCIe BMD 模擬設計（可至 CED Store 取得）
• Versal CPM 串接 PCIe 設計（可至 CED Store 取得）
• QDMA v5.0 提高了效能/資源使用率

多媒體

• 針對 Versal AI Edge 新增軟核 IP 和視訊解碼器單元 (VDU)
• Warp Processor IP 正式投產
• 超高清 8K 多媒體解決方案啟用
  • HDMI2.1
  • Video Mixer IP

• IP Integrator 中的 AXI 串流 NoC MxN 支援
• 全新位址重對映功能
• 用於預設語法檢查的 Vivado
• 位址路徑視覺化
• 適用於 XCI 檔案的 XML 轉 JSON 格式

• 支援 System Verilog「介面等級」
• 支援透過 TCL 指令和物件視窗進行參考類型 System Verilog 物件的除錯程序
• VHDL-2008 支援

• 全新 Versal 架構的 PCIe 除錯器支援
  • VP1502
  • VP1702
  • VP1802
• Versal HBM 器件的 HBM2E 除錯器支援
• 全新 Versal 架構的整合式位元錯誤率測試器 (IBERT) 支援
  • VP1502
  • VP1702
  • VP1802

• 針對高扇出係數網的 QoR 最佳化
• 硬核 IP 區塊的佈局程式複製
• SSI 設計的兩個新分區限制
• 查找表 (Look-Up Table, LUT) 分解選項，可減少壅塞
• 為單體 Versal 器件新增漸進式實作啟用
• 支援 Versal 器件的 ECO 流程

• 新增內容至 QoR 評估報告
• 啟用 Intelligent Design Runs 時，Versal 設計的 QoR 平均提高 5％

• SSI 器件的 DFX 支援
• 針對 Versal Premium 和 Versal HBM 器件的 Abstract Shell 支援
• 針對專案型模式的 Abstract Shell 支援

在 Vivado ML 企業版中新增對以下器件的啟用

• 軍用級 Versal AI Core 系列：XQVC1902
• 航太級 Versal AI Core 系列：XQRVC1902
• Versal AI Core 系列：XCVC1702、XCVC1502
• Versal AI Edge 系列：XCVE1752
• 軍用級 Versal Prime 系列：XQVM1802
• Versal Prime 系列：XCVM1402、XCVM1302、XCVM1502
• Versal Premium 系列：XCVP1202

在標準版和企業版中新增對以下器件的啟用

• Artix UltraScale+：XCAU15P、XCAU10P
• Zynq UltraScale+ MPSoC：XAZU1EG

有線

• Versal Premium 支援：
  • 600G 乙太網路子系統
  • 600G Interlaken，搭配 RS-FEC 子系統
  • 高速加密引擎 (HSC) 子系統
  • Aurora 64B/66B NRZ GTM
  • JESD204C 64B/66B GTM
• Artix UltraScale+ GTH 現支援 Aurora 8B/10B
• 提供 GTM 64G 乙太網路 PAM4 預設定
• 提供 GTM XSR（超短距）預設定

• ML 型資源估算
• 簡化使用者修訂版控制的格式
• 強化模組參照功能
  • 將區塊設計以模組參照之形式，新增到另一個 BD 中
• CIPS 區塊自動化現在同時支援 DDR 和 LPDDR
• Versal Hard Block Planner 於 2022.1 版正式釋出

• 彙總中的 slice – VHDL 2008
• 範圍視窗中的 SystemC 設計單元名稱

• 設計方法違規感知
  • 在開啟有違規的設計時，出現彈出式警告
• 互動式 QoR 評估報告
  • 報告在 Design Runs 中顯示的 QoR 評估 (RQA) 分數
• 在專案中輕鬆存取時序收斂功能
  • 針對 Versal，我們現在提供 ML 策略和 Intelligent Design Runs
• 自動 QoR 建議流程
  • 可在進行迭代設計，卻難以達成時序目標時使用
• 改善 Vivado 整體的 Versal QoR
  • QoR 平均改善 5-8%

• 適用於 Versal H10 的 IBERT 和 PCIe 除錯器支援
• 支援在啟動時觸發 Versal ILA 和儲存驗證
• ChipScoPy 增強功能

Vivado ML 企業版和標準版新增對以下器件的支援

• Artix UltraScale+ 器件：XCAU20P 和 XCAU25P

時序和 QoR 增強功能：

• 為使用者提供輸入高階輸送量限制的支援
• 提高高階合成 (High-level synthesis, HLS) 時序估算準確度：當 HLS 報告時序收斂時，Vivado 中的 RTL 合成也應達成時序

易用性增強

在 C 語言合成報告中，新增介面配接器報告：

• 使用者需要瞭解介面配接器對其設計的資源影響
• 介面配接器具有可變屬性，可能影響到設計成果品質
• 其中一些屬性具有相關聯的使用者控制項，應向使用者報告這些控制項
• 提供 bind_op 和 bind_storage 報告的文字版本

分析和報告

Function Call Graph Viewer 新增了一些功能：

• 新增滑鼠拖曳縮放功能
• 全新「概覽」功能可呈現完整圖形，且支援使用者放大整體圖形的特定部分
• 所有函數和迴圈都會連同其模擬資料顯示

釋出新的 Timeline Trace Viewer，可在模擬後使用。此檢視器會顯示設計的執行時間設定檔，並可讓使用者在 Vitis HLS GUI 中保留該設定檔。

• Versal Premium GTM 支援 600G Interlaken 預設定
• Versal Premium GTM 支援 100GE 預設定
• 全新 Versal Premium 整合式 600G Interlaken 模擬支援
• Versal 器件現在支援 EPC IP
• XPM 記憶體和 XPM FIFO 現在支援混合 RAM 模式，
  使用 'ram_style = "mixed"'
• Lossless Compression IP 新增對增強解壓縮模式的支援，可將每增加單位 LUT 成本的輸送量提高一倍
• 釋出對 Artix UltraScale+ FPGA 的 PCIe 子系統支援
• 擴大對 Versal 自適應 SoC 的 PCIe 子系統器件支援

Intelligent Design Runs (IDR)

• 改善的報告內容：
  • 移除不相關的表格項目和非作用中連結
  • 新增所有階段的設計統計資料
• 新增位元流生成為滑鼠右鍵功能表選項
• 新增中止執行作業為滑鼠右鍵功能表選項

ML 佈局程式指示預測

• 在 place_design 執行時間，可預測多達 3 個效能最佳的佈局程式指示
• 請搭配以下值使用 place_design -directive 選項：Auto_1、Auto_2 和 Auto_3

• Versal™ AI Core 系列：- XCVC1902 和 XCVC1802
• Versal Prime 系列：- XCVM1802
• Virtex™ UltraScale+™ HBM 器件：XCVU57P

• Flexlm 升級至 11.17.2.0 版
  • 僅支援 64 位元版本的 Linux 與 Windows
  • 使用浮動授權的客戶必須將授權公用程式升級至 Flexlm 11.17.2.0

• Block Design Container
  • Block Design Container 於 2021.1 版正式釋出 。
  • 實現提升重複利用率的模組化設計
  • 允許跨團隊協作式設計
  • 支援在專案模式中使用 DFX 流程
  • 能夠指定模擬和合成的變體
  • 從最高層級的 BD 中管理 BDC 的位址
    
• Vivado Store
  • 從 GitHub下載開發板和範例設計
  • 第三方開發板合作夥伴可以與 Vivado 版本非同步地為這些儲存庫貢獻資源
    
• IP/IPI 修訂版控制改善
  • 將舊的 Vivado 專案移轉到新的目錄結構
    
• CIPS 3.0
  • 將 CIPS 的 IP 架構重新建立為階層式模型
  • 全新模組化使用者介面
  
  
• Vivado 文字編輯器 – Sigasi 後端
  • 語言協定伺服器支援：
    • 自動完成
    • 前往定義/尋找使用處
    • 工具提示
    • 縮排（僅 VHDL 支援縮排特定範圍）
    • 輸入時的語法錯誤和警告
    • 代碼摺疊
    • 語意醒目標示
    
    
• 適用於 CIPS 和 NoC 的 IPI 設計者協助
  • 為 NoC 和 CIPS 連線能力實現直覺式的區塊自動化
  • 允許更輕鬆地建立設計，以存取連接到器件或板載的所有記憶體，例如 DDR 和 LPDDR
  
  
• 透過互連進行非 2 次方 DDR 指派
  • IPI 現在支援透過一個或多個 SmartConnect IP，進行跨位址路徑的非 2 次方 (NPOT) 位址指派

• IP 打包工具增強功能
  • 打包工具客戶體驗改善
    • IPI/客製 IP 中的客製化介面連線能力
    • 打包工具中的 XPM 記憶體
    • 能夠從目錄封裝 IP，並在打包工具中，將檔案標記為 SV 或 VHDL-2008
  • 將 RTL IP 封裝成 Vitis 內核，此一功能在此版本已達正式投產之水準
    • IP 打包工具中的內核特定 DRC
    • 易用性
    • 在這些打包的 IP 中保留中繼資料以供 Vitis 內核使用

• IP 增強功能 – 資料中心
  • PCIe 子系統
    • Versal Premium 中對 CPM5、PL PCIE5 和 GTYP 的搶先體驗支援
    • Versal CIPS 驗證 IP (VIP) 中，對於模擬的 CPM4 支援
  • 引入演算法 CAM IP
    • 適用於 US+ 器件的 EA
  • 改善動態讀取模式功能的 AXI IIC
  • SmartConnect 支援非二次方位址範圍
  • XilSEM 程式庫 API 版本和 UG643 中的文件
  • SEM IP 核心器件新增對於 US+ 器件的支援

• IP 增強功能 – 視訊和影像
  • 視訊和影像介面 IP
    • CSI TX 子系統新增對 YUV422 10 位元的支援
    • DisplayPort 子系統新增對 HDCP2.2/2.3 中繼器功能的支援
    • HDMI2.1（受控存取）新增對動態 HDR 和所增強遊戲功能（VRR、FVA、QMS 和 ALLM）的支援
  • 新 IP：Warp Processor，用於數位操作影像
    • 支援梯形變形、筒型和枕狀變形以及任意變形
    • 縮放：0.5 倍、1 倍、2 倍；旋轉：-90 度至 +90 度
    • 解析度從 320 x 240 到 3840 x 2160，提供多通道支援
    • 輸入和輸出：8/10/12 bpc YUV、RGB

• IP 增強功能 - 有線
  • 100G 多速率乙太網路子系統 - MRMAC
    • 10G/25G/40G/50G/100G 乙太網路 NRZ GTM
    • MRMAC 25G 乙太網路 – 1LP
      
      
• IP 增強功能 – 無線
  • O-RAN
    • IP 核心中的靜態/動態壓縮/解壓縮功能（BFP + 調變）
    • 新介面支援 LTE Section Extension Type 3 資訊，以及透過單一介面輸入外部 LTE 預先編碼區塊
    • 支援以插槽為單位的波束 ID 對映（除了現有的以符號為單位之外）
    • 支援 DL Section Type 3 訊息
    • 新增 Section Type 0 到 PDxCH BID 埠
    • 最大乙太網路封包大小增加為 16000 位元組（支援 9600 位元組巨型訊框）

• IP 增強功能 – 儲存
  • NVMeHA 現在支援 Versal 和 VU23P 器件
  • NVMeTC 現在支援 Versal 和 VU23P 器件
  • ERNIC 現在支援 Versal
    • 與 MRMAC 的原生連線
  • 僅在特殊請求下提供 AES-XTS

• IP 增強功能 XPM
  • XPM_Memory 和 EMG 現在支援所有 URAM 大小
  • XPM_Memory 和 EMG 現在支援混合 RAM 組合
    • 使用 ram_style = "mixed"
  • XPM_Memory 和 XPM_FIFO 允許停用判定，以實現更廣泛的模擬支援
    • 已新增 DISABLE_XPM_ASSERTIONS 定義

• IP 增強功能 - GT 精靈
  • Versal GTY 精靈量產版
  • Versal GTYP 精靈以 EA 形式提供
  • Versal GTM 精靈以 EA 形式提供

• Vitis HLS 2021.1 – 量產品 Versal 支援
• Versal 時序校準和 DSP 區塊原生浮點運算的新控制項
• 具有較低扇出係數邏輯的可沖式管道選項（自由執行管道，又稱 FRP）
• 增強的自動記憶體分區演算法和新的 config_array_partition 選項
• GUI 中新增 “Flow Navigator”，以及用於合成、分析和除錯的合併視圖
• Vitis 流程的「無止盡」串流內核支援，可降低執行時間負擔
• 函數呼叫圖形檢視器，附 II、延遲和 DSP/BRAM 使用率熱圖
• BIND_OP 和 BIND_STORAGE 的新合成報告部分
• 改善資料驅動的標註處理，以提高一致性
• Vivado 報告和新的匯出 IP 小工具，以便將選項傳遞給 Vivado
• C 語言合成後的新文字報告功能，以反映 GUI 資訊

ML 模型整合

• 機器學習模型可預測和選取最佳化項目
  • Versal 設計的編譯速度提高 30％

新的合成功能

• XPM_MEMORY 支援異構 RAM 對映
  • 使用所有器件資源類型對映的記憶體陣列：UltraRAM、區塊 RAM 和 LUTRAM
  • 最有效率地使用所有資源
  • 使用參數或泛型：MEMORY_PRIMITIVE(“mixed”)​
  • 不支援 WRITE_MODE = NO_CHANGE
  • VHDL-2008：對 to_string() 函數的新支援
  • 記錄報告=納入 IP 泛型和參數的 RTL 覆寫

實作中的機器學習模型

• 預測佈線壅塞和佈線延遲
• 佈局型估算與實際佈線之間的相關性更高，Fmax 也更佳，且編譯時間更短

opt_design -resynth_remap

• 新的時序驅動邏輯錐體再合成最佳化，可減少邏輯層級

在使用 XDC 屬性佈局期間，手動重定時 LUT 和暫存器

• PSIP_RETIMING_BACKWARD
• PSIP_RETIMING_FORWARD

Versal 器件的新功能

• 校準誤差校正可在器件啟動之前，調整時脈網路延遲分接頭，以進一步將偏斜最小化
• 自動管道插入可透過路徑提高時脈速度…
  • PL 和 NoC 之間，以及 PL 和 AI 引擎之間
  • 可從 AXI Regslice IP 和透過 auto-pipeline 屬性使用
  • 將延遲新增至管道化路徑
• 移位暫存器基元 (SRL) 的彈性管道
  • 管道是圍繞著 SRL 建立，而 SRL 容納了多餘的管道階段
  • 佈局程式會根據來源和目的地佈局，建立理想的管道
  • 可從 SRL 中拉出階段，以覆蓋更寬的距離
  • 階段由 SRL 吸收，以縮小管道，進而縮短距離
  • 保留管道路徑的延遲

Intelligent Design Runs：

• Intelligent Design Runs (IDR) 讓開發人員透過按鈕便可使用功能強大的新自動時序收斂流程
  • report_qor_suggestions
  • ML 策略預測
  • 漸進式編譯
• 可在 Vivado 專案中啟動，只需對著時序失敗的實作執行按一下右鍵，即可在選單中找到此選項。IDR 報告儀表板會顯示詳細流程進度，並提供相關報告的超連結。對於遇到時序收斂難題的使用者來說，是很實用的選項。
  • QoR 平均增益 > 10%

報告 QoR 建議 (RQS) 改善

• DFX 感知 QoR 建議
  • 當靜態部分被鎖定時，只會對 DFX 模組提供建議
  • 不會提出會中斷 DFX 邊界的建議
  • 合成建議的適用範圍，正確劃分為是針對全域或是獨立執行
• 評估包含在互動式 report_qor_suggestions (RQS) GUI 報告中

時序報告的方法違規

• 時序報告現在納入了報告方法摘要
  • 提升開發人員對於方法違規的留意程度
  • 忽視方法違規可能會導致時序失敗
• 納入的是最後一次 report_methodology 執行中的方法違規摘要
  • 方法違規摘要與設計檢查點一起儲存

新的限制報告功能

• report_constant_path：新指令，用於識別在單元和腳位上所觀察到之常數邏輯值的來源
  • report_constant_path <pins_or_cells_objects>
  • report_constant_path -of_objects [get_constant_path <pins_or_cells_objects>]

Versal 適用的 DFX

• Versal DFX 流程於此版本正式達到投產水準
  • 編譯 DFX 設計，從區塊設計到器件映像建立皆含括在內
  • 使用 Vivado IPI Block Design Container (BDC) 建立 Versal DFX 設計
• 與 UltraScale、UltraScale+​一樣，可在 Versal 中利用 DFX IP
  • DFX Decoupler IP、DFX AXI Shutdown Manager IP，可用於隔離非 NoC 介面
• 所有可程式化邏輯皆可設定部分內容
  • 從 NoC 到時脈再到硬式區塊
• AIE 全陣列動態功能交換支援
  • 透過 Vitis 平台流程提供支援

DFX 適用的 BDC

• 在 IP Integrator 中釋出 DFX 適用的 Block Design Container (BDC)
  • 支援所有對 Versal 至關重要的架構
• 在區塊設計中佈局區塊設計，以建立和處理 DFX 設計
  • 如需 Zynq UltraScale+ 和 Versal 器件的 IPI BDC 教學，請參閱 UG947
  • 更多 DFX 教學，將在 GitHub 上發佈

使用 DFX 的傳統 SoC 啟動流程

• 適用於 Versal 設計的傳統 SoC 啟動流程
  • 讓使用者能夠在載入可程式化邏輯之前，快速啟動 DDR 型的處理子系統和記憶體以執行 Linux
  • 在 Versal 中分離程式設計事件，以模擬 Zynq 啟動流程
  • 此流程會用到 Auto-Pblock 生成
  • 與 CPM 不相容

適用 CPM4 的 Versal 串接配置

• 提供用於 CPM4 的串接 PROM 和串接 PCIe®
• 需要 PCIe 端點之 120 ms 配置的使用者現在可選擇在
  CIPS 自訂 GUI 中選取串接配置模式
  • 串接 PROM – 從快閃記憶體載入兩個階段
  • 串接 PCIe – 從快閃記憶體載入階段 1，
    階段 2 則經由 DMA 透過 PCIe 連結載入
  • 無 – 標準啟動

針對 UltraScale+ 中巢狀 DFX 設計的 Abstract Shell 支援

• 可使用巢狀 DFX (pr_subdivide)，將重新配置分區 (RP) 細分為多個巢狀 RP
• 為每個巢狀 RP 建立 Abstract Shell (write_abstract_shell)
• 透過使用其 Abstract Shell，加速每個巢狀 RP 的實作

• VHDL-2008 增強功能
  • 無限制陣列
  • 條件運算子
  • 一元約化運算子
    
• 程式碼覆蓋率支援
  
  • write_xsim_coverage 指令現在支援在中階覆蓋率資料庫中寫入資料

SmartLynq+ 模組

• 針對 Versal 高速除錯埠 (HSDP) 進行最佳化
  • 更快速的器件程式設計和記憶體存取
  • 高速資料上傳和下載
  • 資料儲存：模組上的 14 GB DDR 記憶體
• 高速除錯埠 (HSDP) 支援
  • 支援透過 USB-C 連接埠，連接到以 Aurora 為基礎的 HSDP
• 以 PC4 和 USB 為基礎的聯合測試工作群組 (Joint Test Action Group, JTAG)
• 序列通用非同步收發傳輸器 (Universal Asynchronous Receiver-Transmitter, UART) 支援

ChipScoPy

• ChipScope 適用的開放原始碼 Python API
  • 控制 Versal 器件和除錯核心，並與其進行通訊
  • 使用時不必用到 Vivado，只需要 PDI/LTX
  • 優勢
    • 可建立客製除錯介面
    • 可與 Python 生態系統銜接