AMD Vivado™ の最新情報

• 新しいデバイス サポート:
  • Versal AI エッジ シリーズ Gen 2: XC2VE3504、XC2VE3558、XC2VE3804、XC2VE3858​
  • Versal プライム シリーズ Gen 2XC2VM3558、XC2VM3858

• 物理最適化 (PhysOpt) のコンパイル時間を短縮
• リタイミング機能を強化し、デザイン全体/モジュール単位での最適化制御に対応
• モジュール参照を使用して、NoC XPM を含む RTL をトップレベルのブロック デザインに追加可能
• SystemVerilog インスタンス間の AXI 接続を簡素化し、すべての AMD IP および BD に対して自動ラッパー生成と管理をサポート
• 高ファンアウトのネットに対して、SLR/VNoC 単位で BUFG_FABRIC の複製が可能
• 相互排他的な pblock プロパティが設定された際に表示されるメッセージを改善

• AXI Switch および SmartConnect IP が STRATEGY パラメーター経由で新しい超低面積モードに対応
• PS Wizard IP に新しいブロック図とスイムレーンのビューが追加 (Versal プライム シリーズ Gen 2 および Versal AI エッジ シリーズ Gen 2 に対応)

• IDE の外観と操作感が刷新され、レイアウトのモダン化、新しいライト モード/ダーク モードの追加、スタート画面の改善などにより、インターフェイスが視覚的に向上。
• QoR 解析を向上させるため、新しい SLR クロッシング レポートを追加し、既存のタイミング レポートに SLR クロッシング用の新オプションを追加
• 新しい ECO リーガライザーにより DRC チェックを強化し、ECO プレイサーでタイミング駆動モードをサポート
• Vivado Hardware Manager にセグメント コンフィギュレーションを有効にするオプションが追加され、直接プログラミングと間接 (フラッシュ) プログラミングに対応

• 既存の get_dfx_footprint コマンドに、新しいスイッチ「is_reconfigurable」が追加され、再構成不可タイルの検索が可能に
• 再構成可能な pblock に、読み取り専用プロパティ「IS_DFX」を追加

• シミュレーション向けの VHDL 2019 構文に対する言語サポートが拡張され、ポート宣言の参照ポート要素、コンポーネント宣言の正規化、列挙型属性、'range'record/'range'value などの範囲式、初期値からのサブタイプ推論、文脈から関数戻り値のサブタイプを推論する機能、インターフェイス リスト末尾のセミコロン省略などに対応。

• 量産対応デバイス:
  • Spartan UltraScale+: XCSU10P、XCSU25P、XCSU35P
    
• パブリック アクセス (GA) デバイス:
  • ​Versal AI エッジ シリーズ Gen 2: XC2VE3558、XC2VE3504、XC2VE3858、XC2VE3804
  • Versal プライム シリーズ Gen 2XC2VM3558、XC2VM3858

• プロセッシング システムを先に起動し、プログラマブル ロジックを後から動的に読み込むことで、OS の迅速な立ち上げと多様なブート シーケンスに対応
• Versal SSIT デバイス専用の機能で、ローカルおよびグローバルのスキューを最小化するためのオプション
• QoS や帯域幅の要件を時間軸で分割し、NoC の性能を最大化
• 新しい Pblock プランナー: Pblock の作成に関連するすべての機能を提供する統合ツール
• 標準フローの既定ディレクティブを、高度なフローの新しいディレクティブやサブディレクティブに自動変換する Tcl スクリプトが追加され、QoR 向上に向けたサポートが強化

• 異なる種類やビット幅の AXI インターフェイス間を接続する、カスタマイズ可能な RTL ベースの AXI Switch IP
• IP インテグレーターに 2 つの専用ビュー (「Clocking and Reset」「Interrupt and AXI-4 Lite」) を追加し、より多くの情報を提供
• Versal プライム シリーズ Gen 2 および Versal AI エッジ シリーズ Gen 2 デバイス向けに、同等のアドレス空間を自動でグループ化できる新しいアドレス指定 GUI

• report_dfx_summary に対する GUI サポートが追加され、DFX 向けの詳細なデバッグが可能になる

• 条件式、条件付きリターン、空のレコード、インターフェイスのモード ビュー、コード カバレッジ除外など、VHDL 2019 の各種構文がシミュレーションでサポート

• すべての Versal デバイスに対応する新しいアドバンスド フローが導入され、パーティションベースでの配置と並列 P&R を活用することで、配線密度を低減し、配線性を改善して、迅速にデザイン クロージャを達成できる
• プログラマブル ロジックのコンフィグレーションを遅延させてプロセッシング サブシステムの起動を優先させることで、OS の迅速な立ち上げと多様なブート シーケンス フローを可能にする
• フロアプラン時の Pblock に関する GUI が改善 (ツールのヒント、"スナップモード" 配置、プロパティ設定への迅速なアクセスなど)

• MicroBlaze V IP のリアルタイム プリセット サポート
• Versal デバイスの CIPS、NoC、トランシーバーなどのハード IP の主要コンポーネントを最上位レベルの RTL から構成できる
• ユーティリティ IP のインライン HDL により、IP のロードと設定が迅速化

• DFX フロアプランの表示機能が改善され、実装が容易になる
• 最適化のための重要な指標を提供する DFX サマリ レポート

• PDI デバッグ用の新しいユーティリティ (ブート コンフィギュレーション エラーのデコードと分析)
• Xilinx Simulator Interface (XSI) 用のカーネル共有ライブラリの名前変更

量産対応デバイス

• Versal AI コア デバイス: XQVC1702

• コード カバレッジ サポート​
• サードパーティ ツール向けにシミュレーション ツールを更新
• エクスポート シミュレーション フローのサポートを強化

• ビットストリーム生成におけるマルチスレッド処理 (Versal 向け拡張機能)
• 配置配線中の柔軟な MARK_DEBUG 処理
• 配置後の物理的な最適化
• VHDL-2019 をサポート

• インテリジェント デザイン run (IDR) の機能強化 – Versal および UltraScale+ デザイン向け
• RQA (QoR レポート) 改善

• AXI デバッグ ハブの BSCAN フォールバック - Versal
  
• "インサーション" フローの DFX デバッグ サポート - Versal

PCIE サブシステム

• Linux および DPDK 向けの CPM5 x86 ホスト ドライバー
• QDMA v5.0 のパフォーマンスを向上

ワイヤード通信

• Versal プレミアムで DCMAC、HSC、QSGMII をサポート
• MRMAC FEC 機能とハード実装された Interlaken を使用する Versal 400G RS-FEC

ワイヤレス通信

• RFSoC DFE IP - 新しい FT PRACH IP、マルチバンド向けにアップデートされた PRACH IP、評価ツールの使いやすさ向上
• マクロ/小規模セル向けに ORAN-PL のリソースを削減
• マルチバンドのサポート強化

メモリ

• Versal HBMZE パブリック アクセス
• HBM2E システム C シミュレーション

インフラストラクチャ、エンベデッド、GT ウィザード

• ソフト CAN および AXI Stream FIFO における ECC 有効化

Multimedia

• DisplayPort 2.1 Tx
• ZU+ デバイスにおける HDMI 2.1 仕様準拠
• MPI CSI RX IP および DSP IP 強化
• VEK280 を使用する新しい MIPI CSI -2 RX のサンプル デザイン
• VDU のパブリック アクセス

• Vivado ML エンタープライズ エディションで使用可能になったデバイス
  • Versal™ プレミアム シリーズ: XCVP1702、XCVP1802、XCVP1102

• スタンダードおよびエンタープライズ エディションで使用可能になったデバイス
  • Kria™ SOM: XCK24

• 量産対応デバイス
  • Versal プレミアム シリーズ: XCVP1202
  • Versal プライム シリーズ: XCVM1502
  • Versal AI コア シリーズ: XCVC1702、XCVC1502

• インストール フットプリントを 25% 削減

インフラおよびエンベデッド

• PL に含まれる AXI エージェントを保護するためのソフト EPU (Endpoint Protection Unit) IP

ストレージ

• ERNIC (Embedded RDMA enabled NIC) IP が最大 2k Queue Pairs (QP) をサポート

ギガビット トランシーバー (GT) ウィザード

• Versal GTM が低密度/高密度でのレート切り替えに対応
• Versal GTY/GTYP の 16 種類のコンフィギュレーション (内部 BRAM の容量に制限あり)

有線

• 100G マルチレート イーサネット MAC サブシステム (MRMAC)
  • 100G イーサネット 106G シリアル レーンをサポート
• 600G マルチレート イーサネット MAC サブシステム (DCMAC)
  • レーンごとに 100GE、200GE、400GE 106G シリアルをサポート
• Aurora 64B/66B
  • Versal プレミアムで 16 レーンの GTYP または GTM (Gigabit Transceiver Module) をサポート

無線

• Zynq™ RFSoC DFE IP のアップデート: チャネル フィルターおよび DUC-DDC UL/DL の共有
• Zynq RFSoC DFE DPD のアップデート: PL リソースの使用量削減
• Zynq RFSoC DFE O-RU TRD: 低レベルの PHY 処理のみを使用

PCIe® サブシステム

• Linux および DPDK 向けの CPM5 x86 ホスト ドライバーを GitHub で一般公開
• Versal CPM5 PCIe BMD シミュレーション デザイン (CED Store で提供)
• Versal CPM Tandem PCIe デザイン (CED Store で提供)
• QDMA v5.0 の性能/リソース使用率向上

Multimedia

• ソフト IP とビデオ デコーダー ユニット (VDU) の Versal AI エッジ イネーブルメント
• 量産対応 Warp Processor IP
• Ultra HD 8K マルチメディア ソリューションのイネーブルメント
  • HDMI2.1
  • Video Mixer IP

• IP インテグレーターで AXI ストリーミング NoC MxN をサポート
• アドレス リマップ機能
• Vivado のデフォルト構文チェック
• アドレス パスの可視化
• XCI ファイルのフォーマット変換 (XML から JSON へ)

• System Verilog のインターフェイス クラスをサポート
• tcl コマンドとオブジェクト ウィンドウでリファレンス型 System Verilog オブジェクトのデバッグ サポート
• VHDL-2008 をサポート

• 新しい Versal アーキテクチャでの PCIe デバッガーのサポート
  • VP1502
  • VP1702
  • VP1802
• Versal HBM デバイスでの HBM2E デバッガーのサポート
• 新しい Versal アーキテクチャでの Integrated Bit Error Ratio Tester (IBERT) のサポート
  • VP1502
  • VP1702
  • VP1802

• ファンアウトの大きいネットの QoR を最適化
• ハード IP ブロックに対する配置レプリケーション
• SSI デザイン向けの 2 つの新しいパーティション制約
• 密集を緩和するための LUT 分解オプション
• モノリシックな Versal デバイスのインクリメンタルな実装が可能
• Versal デバイスの ECO フローをサポート

• QoR 評価レポートに新しい項目を追加
• IDR (インテリジェント デザイン run) により、Versal デザインの QoR が平均 5% 向上

• SSI デバイスの DFX サポート
• Versal プレミアムおよび Versal HBM デバイスの抽象化シェル サポート
• プロジェクトベース モードの抽象化シェル サポート

次のデバイスは、Vivado ML エンタープライス エディションでご利用いただけます。

• 防衛グレード Versal AI コア シリーズ: XQVC1902
• 航空宇宙グレード Versal AI コア シリーズ: XQRVC1902
• Versal AI コア シリーズ: XCVC1702、XCVC1502
• Versal AI エッジ シリーズ: XCVE1752
• 防衛グレード Versal プライム シリーズ: XQVM1802
• Versal プライム シリーズ: XCVM1402、XCVM1302、XCVM1502
• Versal プレミアム シリーズ: XCVP1202

次のデバイスは、スタンダート エディションおよびエンタープライス エディションでご利用いただけます。

• Artix UltraScale+: XCAU15P、XCAU10P
• Zynq UltraScale+ MPSoC: XAZU1EG

ワイヤード通信

• Versal プレミアム サポート:
  • 600G Ethernet Subsystem
  • RS-FEC サブシステム付き 600G Interlaken
  • 高速暗号化エンジン (HSC) サブシステム
  • Aurora 64B/66B NRZ GTM
  • JESD204C 64B/66B GTM
• Aurora 8B/10B (Artix UltraScale+ GTH でサポート)
• GTM 64G Ethernet PAM4 プリセット
• GTM XSR (Extra Short Range) プリセット

• ML ベースのリソース使用率概算
• リビジョン管理にシンプルなフォーマット
• モジュール参照が強化
  • モジュール参照としてブロック デザイン (BD) を別の BD に追加
• CIPS ブロック オートメーションで DDR と LPDDR が同時サポート
• 2022.1 で Versal ハードブロック プランナーがプロダクション対応

• 集合体のスライス – VHDL2008
• [Scopes] ビューで SystemC のデザイン ユニット名

• 設計手法の違反認識
  • 違反のあるデザインを開くと警告メッセージが表示される
• インタラクティブな QoR 評価レポート
  • Design Run で RQA (Report QoR Assessment) のスコアが表示される
• プロジェクト内でタイミング クロージャの達成が容易になる
  • Versal デバイスでは、ML ストラテジや IDR (インテリジェント デザイン run) を利用できる
• 自動 QoR 推奨フロー
  • タイミングを満たすことが難しいデザインの繰り返し作業に有効
• Vivado 全体で Versal QoR が向上
  • QoR が平均 5 ～ 8% 向上

• Versal H10 の IBERT および PCIe デバッガーをサポート
• Versal ILA とストレージ クオリフィケーションによるスタートアップ時のトリガーをサポート
• Chipscopy の機能強化

次のデバイスは、Vivado ML エンタープライズ エディションおよびスタンダード エディションで利用できます。

• Artix UltraScale+ デバイス: XCAU20P および XCAU25P

タイミングおよび QoR の機能強化:

• 高位のスループット制約を入力できる
• HLS のタイミング見積もり精度が向上: HLS がタイミング クロージャをレポートするときには、Vivado の RTL 合成でもタイミングを満たしている

使いやすさが向上:

C 合成レポートにインターフェイス アダプター レポートを追加:

• インターフェイス アダプターがデザインに与えるリソース インパクトについて、ユーザーが把握する必要がある
• インターフェイス アダプターにはデザインの QoR に影響を与える可変のプロパティがある
• これらのプロパティの中には、ユーザーに報告すべき関連付けられたユーザー制御がある
• bind_op レポートと bind_storage レポートのテキスト版を提供

分析 & レポート

関数呼び出しグラフ ビューアーの新機能:

• マウス ドラッグによる拡大/縮小機能
• グラフ全体を表示し、部分的に拡大表示できる Overview 機能
• シミュレーション データと共にすべての関数とループが表示される

シミュレーション後に Timeline Trace ビューアーが利用可能になりました。このビューアーでデザインのランタイム プロファイルを表示できます。ユーザーは Vitis HLS GUI からそのままアクセス可能です。

• Versal プレミアムの GTM は 600G Interlaken のプリセットをサポート
• Versal プレミアムの GTM は 100GE のプリセットをサポート
• 新しい Versal プレミアムの統合 600G Interlaken シミュレーション サポート
• Versal デバイスで新たに EPC IP がサポート
• XPM メモリと XPM FIFO が混合 RAM モードをサポート
  ram_style = "mixed" を使用
• ロスレス圧縮 IP が強化された解凍モードをサポート。追加 LUT コストのスループットが 2 倍に向上
• Artix UltraScale+ FPGA の PCIe サブシステム サポートをリリース
• Versal アダプティブ SoC 向けの PCIe サブシステム デバイス サポートを拡張

インテリジェント デザイン run (IDR)

• レポート コンテンツが改善:
  • 無関係なテーブル エントリや非アクティブなリンクを削除
  • 全ステージのデザイン統計情報を追加
• 右クリックのメニューからビットストリームの生成が可能
• 右クリックのメニューから Run を終了させることが可能

ML で -directive オプションの指示子が予測される

• place_design 実行時にパフォーマンスの上位 3 つの指示子が予測される
• place_design -directive オプションに値を付けて使用: Auto_1、Auto_2、Auto_3

• Versal™ AI コア シリーズ: - XCVC1902 および XCVC1802​
• Versal プライム シリーズ: - XCVM1802​
• Virtex™ UltraScale+™ HBM デバイス: XCVU57P

• Flexlm バージョンが 11.17.2.0 にアップグレード
  • 64 ビット版の Linux および Windows のみ対応
  • フローティング ライセンスをご利用の方は、ライセンス ユーティリティを Flexlm 11.17.2.0 にアップグレードする必要がある

• ブロック デザイン コンテナー
  • 2021.1 は、ブロック デザイン コンテナーのプロダクション リリース
  • 再利用可能なモジュール設計が可能
  • チームベースのデザインが可能
  • プロジェクト モードで DFX フローが可能
  • シミュレーションや合成でバリアントの指定が可能
  • 最上位 BD からの BDC のアドレス管理
    
• Vivado ストア
  • GitHub​ からボードおよびサンプル デザインをダウンロード
  • サードパーティのボード パートナーは、Vivado のリリースと非同期的にこれらのリポジトリへ貢献することが可能
    
• IP/IPI のリビジョン管理機能が向上
  • 古い Vivado プロジェクトを新しいディレクトリ構造に移行
    
• CIPS 3.0​
  • CIPS IP を階層構造に再構成
  • 新しいモジュラー ユーザー インターフェイス
  
  
• Vivado テキスト エディター – Sigasi Backend​
  • サポートする言語サーバー プロトコル:
    • オートコンプリート
    • 定義に移動/ 使用箇所の検索
    • ツール ヒント
    • インデント (レンジは VHDL のみ)
    • 入力時の構文エラーと警告
    • コード折り畳み
    • セマンティック ハイライト
    
    
• CIPS および NoC 向けの IP インテグレーター設計アシスタンス
  • NoC および CIPS の接続をサポートする直感的なブロック オートメーション機能
  • DDR や LPDDR など、利用できるすべてのメモリ (デバイスに接続されたメモリやボード上のメモリ) にアクセスするデザインを簡単に構築
  
  
• 相互接続における 2 の累乗以外のアドレス割り当て
  • IP インテグレーターでは、1 つ以上の SmartConnect IP を使用してアドレス パスに 2 の累乗以外 (NPOT) のアドレス割り当てが可能

• IP パッケージャーの強化
  • パッケージャーのカスタマー エクスペリエンスが向上
    • IP インテグレーター/カスタム IP 内のカスタム インターフェイスの接続性
    • パッケージャーの XPM メモリ
    • ディレクトリから IP をパッケージ化することで、パッケージャーでファイルを SV または VHDL-2008 としてタグ付け可能
  • Vitis カーネルとしてパッケージ化された RTL IP のプロダクション リリース
    • IP パッケージャー内のカーネル固有の DRC
    • 使いやすさ向上
    • Vitis カーネルで使用するためにパッケージ化された IP のメタデータを保存

• IP の強化 - データセンター​
  • PCIe サブシステム
    • Versal プレミアムで CPM5、PL PCIE5、および GTYP のアーリー アクセス サポート
    • Versal CIPS Verification IP (VIP) でのシミュレーションで CPM4 をサポート
  • アルゴリズムを用いた CAM IP
    • EA (UltraScale+ デバイス)
  • 動的読み出しモード機能の AXI IIC が改善
  • SmartConnect が 2 の累乗以外のアドレス範囲をサポート
  • XilSEM ライブラリ API リリース & 資料 (UG643)
  • UltraScale+ デバイス ファミリの SEM IP コアがサポートするデバイスを追加

• IP の強化 – ビデオおよび画像
  • ビデオおよび画像インターフェイス IP​
    • CSI TX サブシステムが YUV422 10bit に対応
    • DisplayPort サブシステムに HDCP2.2/2.3 リピーター機能のサポートを追加
    • HDMI2.1 (アクセス制御) でダイナミック HDR がサポート。ゲーミング機能 (VRR、FVA、QMS、ALLM) が強化
  • 新しい IP: イメージをデジタルに操作するひずみ補正プロセッサ
    • 台形補正、たる型/糸巻き型ひずみ補正、任意の補正
    • スケーリング: 0.5x、1x、2x、回転: -90 ～ +90 度
    • 320x240 ～ 3840x2160 の解像度、マルチチャネル対応
    • 入力および出力: 8/10/12 bpc YUV、RGB

• IP の強化 - ワイヤード
  • 100G マルチレート イーサネット サブシステム - MRMAC
    • 10G/25G/40G/50G/100G Ethernet NRZ GTM
    • MRMAC 25G Ethernet (–1LP)
      
      
• IP の強化 - ワイヤレス
  • O-RAN
    • IP コアにおけるスタティック/ダイナミック圧縮および解凍機能 (BFP + 変調)
    • LTE Section Extension Type 3 をサポートし、シングル インターフェイスで外部の LTE プリコーディング ブロックへ接続するための新しいインターフェイス
    • 従来の Symbol 単位のマッピングに加え、Slot 単位の Beam ID マッピングにも対応
    • DL Section Type 3 メッセージをサポート
    • PDxCH BID ポートに Section Type 0 を追加
    • 最大イーサネット パケット サイズが 16000 バイトに増加 (9600 バイトのジャンボ フレームをサポート)

• IP の強化 - ストレージ​
  • NVMeHA が Versal および VU23P デバイスをサポート
  • NVMeTC が Versal および VU23P デバイスをサポート
  • ERNIC が Versal をサポート
    • MRMAC​ へのネイティブ接続
  • AES-XTS は特別なリクエストに応じて利用可能

• IP の強化 - XPM
  • XPM_Memory と EMG がすべての URAM サイズをサポート
  • XPM_Memory と EMG が混合 RAM の組み合わせをサポート
    • ram_style = "mixed" を使用
  • XPM_Memory および XPM_FIFO でアサーションを無効にして、より広範なシミュレーションをサポート
    • DISABLE_XPM_ASSERTIONS の定義が追加

• IP の強化 - GT Wizard
  • Versal GTY Wizard のプロダクション
  • Versal GTYP Wizard を EA として提供
  • Versal GTM Wizard を EA として提供

• Vitis HLS 2021.1 – プロフダクション Versal をサポート
• DSP ブロックのネイティブ浮動小数点演算用に Versal タイミング キャリブレーションと新しい制御機能
• 低ファンアウト ロジックでフラッシュ可能なパイプライン オプション (フリーランニング パイプライン - frp)
• 機能強化された自動メモリ パーティショニング アルゴリズムと新しい config_array_partition オプション
• GUI に新しい Flow Navigator を追加。合成/解析/デバッグ用の統合ビュー
• Vitis フローのエンドレスなストリーミング カーネルにより、ランタイム オーバーヘッドを抑えることができる
• 関数呼び出しグラフ ビューアー (II、レイテンシ、DSP/BRAM 使用率のヒートマップ付き)
• BIND_OP および BIND_STORAGE 用の新しい合成レポート セクション
• データ駆動型プラグマのハンドリングを改善し、一貫性が向上
• Vivado のレポートおよび新しいエクスポート IP ウィジェットを使用して Vivado にオプションを渡す
• GUI の情報を反映する C 合成後の新しいテキスト レポート

ML モデルの統合

• 機械学習モデルによる最適化の予測と選択
  • Versal デザインのコンパイルが 30% 高速化

新しい合成機能

• ヘテロジニアスな RAM マッピングに対応する XPM_MEMORY
  • すべてのデバイス リソース タイプ (UltraRAM、ブロック RAM、LUTRAM) を使用してマッピングされたメモリ アレイ
  • すべてのリソースを最も効率的に使用
  • パラメーターまたはジェネリックを使用: MEMORY_PRIMITIVE(“mixed”)
  • WRITE_MODE = NO_CHANGE​ のサポートなし
  • VHDL-2008: to_string() 関数をサポート
  • ログ レポートには IP のジェネリック/パラメーターの RTL オーバーライドが含まれる

インプリメンテーションにおける機械学習モデル

• 配線密集や配線遅延を予測
• 配置ベースの予測に対して最適な配線が行われるため、Fmax が向上し、コンパイル時間も短縮できる

opt_design -resynth_remap​

• ロジック段数を低減する新しいタイミング ドリブンのロジック コーン再合成最適化

XDC プロパティを使用して、配置プロセス中に LUT とレジスタを手動でリタイミング

• PSIP_RETIMING_BACKWARD​
• PSIP_RETIMING_FORWARD

Versal デバイスの新機能

• デバイスを起動する前にクロック ネットワーク遅延タップを調整してスキューを最小化するキャリブレーション済みのスキュー調整機能
• パイプラインの自動挿入でパス上のクロックを高速化
  • PL と NoC 間、および PL と AI エンジン間
  • AXI Regslice IP から、またはオートパイプラインのプロパティから利用可能
  • パイプライン パスにレイテンシを追加
• シフト レジスタ プリミティブ (SRL) を用いた弾性パイプライン
  • 多くのパイプライン ステージを保持する SRL を中心にパイプラインが構築される
  • ソースとデスティネーションの配置に基づいて配置機能によって理想的なパイプラインが構築される
  • SRL からパイプライン ステージを引き出して、より広範囲をカバーできる
  • パイプラインを小さくして短距離化するには、パイプライン ステージを SRL 内に戻す
  • パイプライン処理されたパスのレイテンシを保持

IDR (インテリジェントデザイン run):

• IDR (インテリジェント デザイン run) により、プッシュボタン操作で新しい強力な最新の自動化されたタイミング クロージャ フローを利用可能
  • report_qor_suggestions​
  • ML ストラテジの予測
  • インクリメンタル コンパイル
• Vivado プロジェクトで利用可能で、タイミングを満たさなかったインプリメンテーション ランを右クリック メニューで選択すると起動する。IDR レポートのダッシュボードには、フローの進捗状況が詳細に表示され、関連するレポートへのハイパーリンクが提供される。タイミング クロージャの問題を解決するのに最適
  • QoR ゲインは平均 10% 超

RQS (QoR 推奨項目レポート) の改善点​

• DFX を意識した QoR 推奨項目
  • スタティック ロジックがロックされている場合に DFX モジュールでのみ提供される
  • DFX 境界を無視した推奨は禁止
  • 合成の推奨はグローバルまたはアウト オブ コンテキストでの run に正しくスコープされる
• インタラクティブな RQS (report_qor_suggestions) GUI レポートに評価が含まれる

タイミング レポートの設計手法違反

• タイミング レポートに Report Methodology のサマリが含まれる
  • 設計手法違反への注意喚起​
  • 設計手法違反の注意喚起を無視するとタイミング エラーが生じる可能性がある
• 最新の report_methodology run からの設計手法違反のサマリが含まれる
  • デザイン チェックポイントを使用して保存された設計手法違反のサマリ

新しい制約レポート機能

• report_constant_path: セルやピンで確認される一定の論理値のソースを特定するための新しいコマンド​
  • report_constant_path <pins_or_cells_objects>​
  • report_constant_path -of_objects [get_constant_path <pins_or_cells_objects>]

Versal DFX

• Versal DFX フローはプロダクション ステータスで利用可能​
  • DFX デザインをコンパイル (ブロック デザインの作成、デバイス イメージの作成)
  • Vivado IPI Block Design Containers (BDC) を使用して Versal DFX デザインを作成する
• UltraScale や UltraScale+ と同様に、Versal で DFX IP を利用
  • 非 NoC インターフェイスを分離するための DFX Decoupler IP、DFX AXI Shutdown Manager IP
• すべてのプログラマブル ロジックは部分的に再構成可能
  • NoC から、クロック、ハード ブロックまで
• AIE フル アレイの Dynamic Function eXchange をサポート
  • Vitis プラットフォーム フローでサポート

DFX の BDC

• IP インテグレーターでリリースされた DFX 用のブロック デザイン コンテナー (BDC)
  • Versal に不可欠なすべてのアーキテクチャをサポート
• ブロック デザインの中にブロック デザインを配置して、DFX デザインを作成/処理する
  • UG947 - Zynq UltraScale+ および Versal デバイス用の IP インテグレーター BDC チュートリアル
  • DFX チュートリアルも GitHub に追加される

DFX を使用する従来の SoC ブート フロー

• Versal デザインで従来の SoC ブート フローを利用可能
  • プログラマブル ロジックをロードする前に、DDR ベースのプロセッシング サブシステムとメモリをすばやく起動して Linux を実行できる
  • Zynq ブート フローをエミュレートするため、Versal のプログラミング イベントを分離する
  • このフローでは Pblock の自動生成が使用される
  • CPM との互換性なし

CPM4 の Versal Tandem コンフィギュレーション

• CPM4 用の Tandem PROM および Tandem PCIe® をサポート
• PCIe エンドポイントのコンフィギュレーション時間を 120 ms にする必要がある場合、
  CIPS のカスタマイズ GUI で Tandem コンフィギュレーション モードを選択可能​
  • Tandem PROM – いずれのステージもフラッシュから読み込む​
  • Tandem PCIe – フラッシュからステージ 1 を読み込む
    ステージ 2 は DMA を介して PCIe リンクから読み込む
  • None – 標準ブート

UltraScale+ でネストされた DFX デザイン用の抽象化シェルをサポート

• ネストされた DFX を使用して、リコンフィギャラブル パーティション (RP) を複数のネストされた RP に細分化する (pr_subdivide)
• ネストされた RP ごとに抽象化シェルを作成する (write_abstract_shell)
• 抽象化シェルを使用することで、ネストされた RP ごとのインプリメンテーションを高速化する

• VHDL-2008 の機能強化
  • 制約のない配列
  • 条件演算子
  • 単項のリダクション演算子
    
• コード カバレッジ サポート​
  
  • write_xsim_coverage コマンドによる中間カバレッジ データベースの書き込みサポート

SmartLynq+ モジュール

• Versal 高速デバッグ ポート (HSDP) に最適化
  • デバイスのプログラミングやメモリ アクセスの高速化
  • 高速データ アップロード/ダウンロード
  • データ ストレージ: モジュール上の 14 GB DDR メモリ
• 高速デバッグ ポート (HSDP) のサポート
  • USB-C コネクタを使用する Aurora ベース HSDP への接続に対応
• PC4 および USB ベースの JTAG
• シリアル UART のサポート

ChipScopy

• ChipScope 用オープンソース Python API​
  • Versal デバイスおよびデバッグ コアの制御と通信
  • Vivado を使用する必要はない - PDI/LTX が必要
  • 利点
    • カスタム デバッグ インターフェイスを構築
    • python エコシステムとのインターフェイス