AMD Vivado™ の最新情報

• すべての Versal デバイスに対応する新しいアドバンスド フローが導入され、パーティションベースでの配置と並列 P&R を活用することで、配線密度を低減し、配線性を改善して、迅速にデザイン クロージャを達成できる
• プログラマブル ロジックのコンフィグレーションを遅延させてプロセッシング サブシステムの起動を優先させることで、OS の迅速な立ち上げと多様なブート シーケンス フローを可能にする
• フロアプラン時の Pblock に関する GUI が改善 (ツールのヒント、"スナップモード" 配置、プロパティ設定への迅速なアクセスなど)

• MicroBlaze V IP のリアルタイム プリセット サポート
• Versal デバイスの CIPS、NoC、トランシーバーなどのハード IP の主要コンポーネントを最上位レベルの RTL から構成できる
• ユーティリティ IP のインライン HDL により、IP のロードと設定が迅速化

• DFX フロアプランの表示機能が改善され、実装が容易になる
• 最適化のための重要な指標を提供する DFX サマリ レポート 

• PDI デバッグ用の新しいユーティリティ (ブート コンフィギュレーション エラーのデコードと分析)
• Xilinx Simulator Interface (XSI) 用のカーネル共有ライブラリの名前変更

量産対応デバイス

• Versal AI コア デバイス: XQVC1702 

• コード カバレッジ サポート​
• サードパーティ ツール向けにシミュレーション ツールを更新
• エクスポート シミュレーション フローのサポートを強化 

• ビットストリーム生成におけるマルチスレッド処理 (Versal 向け拡張機能)
• 配置配線中の柔軟な MARK_DEBUG 処理
• 配置後の物理的な最適化
• VHDL-2019 をサポート 

• インテリジェント デザイン run (IDR) の機能強化 – Versal および UltraScale+ デザイン向け
• RQA (QoR レポート) 改善

• AXI デバッグ ハブの BSCAN フォールバック - Versal
  
• "インサーション" フローの DFX デバッグ サポート - Versal 

PCIE サブシステム

• Linux および DPDK 向けの CPM5 x86 ホスト ドライバー
• QDMA v5.0 のパフォーマンスを向上

ワイヤード通信

• Versal プレミアムで DCMAC、HSC、QSGMII をサポート
• MRMAC FEC 機能とハード実装された Interlaken を使用する Versal 400G RS-FEC

ワイヤレス通信

• RFSoC DFE IP - 新しい FT PRACH IP、マルチバンド向けにアップデートされた PRACH IP、評価ツールの使いやすさ向上
• マクロ/小規模セル向けに ORAN-PL のリソースを削減
• マルチバンドのサポート強化

メモリ

• Versal HBMZE パブリック アクセス
• HBM2E システム C シミュレーション

インフラストラクチャ、エンベデッド、GT ウィザード

•  ソフト CAN および AXI Stream FIFO における ECC 有効化

Multimedia

• DisplayPort 2.1 Tx
• ZU+ デバイスにおける HDMI 2.1 仕様準拠
• MPI CSI RX IP および DSP IP 強化
• VEK280 を使用する新しい MIPI CSI -2 RX のサンプル デザイン
• VDU のパブリック アクセス 

• Vivado ML エンタープライズ エディションで使用可能になったデバイス 
  • Versal™ プレミアム シリーズ: XCVP1702、XCVP1802、XCVP1102

• スタンダードおよびエンタープライズ エディションで使用可能になったデバイス 
  • Kria™ SOM: XCK24

• 量産対応デバイス
  • Versal プレミアム シリーズ: XCVP1202
  • Versal プライム シリーズ: XCVM1502
  • Versal AI コア シリーズ: XCVC1702、XCVC1502

• インストール フットプリントを 25% 削減

インフラおよびエンベデッド

• PL に含まれる AXI エージェントを保護するためのソフト EPU (Endpoint Protection Unit) IP

ストレージ

• ERNIC (Embedded RDMA enabled NIC) IP が最大 2k Queue Pairs (QP) をサポート

ギガビット トランシーバー (GT) ウィザード

• Versal GTM が低密度/高密度でのレート切り替えに対応 
• Versal GTY/GTYP の 16 種類のコンフィギュレーション (内部 BRAM の容量に制限あり)

有線

• 100G マルチレート イーサネット MAC サブシステム (MRMAC) 
  • 100G イーサネット 106G シリアル レーンをサポート
• 600G マルチレート イーサネット MAC サブシステム (DCMAC) 
  • レーンごとに 100GE、200GE、400GE 106G シリアルをサポート 
• Aurora 64B/66B 
  • Versal プレミアムで 16 レーンの GTYP または GTM (Gigabit Transceiver Module) をサポート 

無線

• Zynq™ RFSoC DFE IP のアップデート: チャネル フィルターおよび DUC-DDC UL/DL の共有 
• Zynq RFSoC DFE DPD のアップデート: PL リソースの使用量削減 
• Zynq RFSoC DFE O-RU TRD: 低レベルの PHY 処理のみを使用

PCIe® サブシステム 

• Linux および DPDK 向けの CPM5 x86 ホスト ドライバーを GitHub で一般公開 
• Versal CPM5 PCIe BMD シミュレーション デザイン (CED Store で提供) 
• Versal CPM Tandem PCIe デザイン (CED Store で提供) 
• QDMA v5.0 の性能/リソース使用率向上 

Multimedia 

• ソフト IP とビデオ デコーダー ユニット (VDU) の Versal AI エッジ イネーブルメント
• 量産対応 Warp Processor IP
• Ultra HD 8K マルチメディア ソリューションのイネーブルメント 
  • HDMI2.1
  • Video Mixer IP 

• IP インテグレーターで AXI ストリーミング NoC MxN をサポート 
• アドレス リマップ機能
• Vivado のデフォルト構文チェック
• アドレス パスの可視化
• XCI ファイルのフォーマット変換 (XML から JSON へ)

• System Verilog のインターフェイス クラスをサポート
• tcl コマンドとオブジェクト ウィンドウでリファレンス型 System Verilog オブジェクトのデバッグ サポート
• VHDL-2008 をサポート

• 新しい Versal アーキテクチャでの PCIe デバッガーのサポート
  • VP1502
  • VP1702
  • VP1802
• Versal HBM デバイスでの HBM2E デバッガーのサポート
• 新しい Versal アーキテクチャでの Integrated Bit Error Ratio Tester (IBERT) のサポート
  • VP1502
  • VP1702
  • VP1802

• ファンアウトの大きいネットの QoR を最適化  
• ハード IP ブロックに対する配置レプリケーション 
• SSI デザイン向けの 2 つの新しいパーティション制約  
• 密集を緩和するための LUT 分解オプション 
• モノリシックな Versal デバイスのインクリメンタルな実装が可能 
• Versal デバイスの ECO フローをサポート 

• QoR 評価レポートに新しい項目を追加
• IDR (インテリジェント デザイン run) により、Versal デザインの QoR が平均 5% 向上 

• SSI デバイスの DFX サポート 
• Versal プレミアムおよび Versal HBM デバイスの抽象化シェル サポート 
• プロジェクトベース モードの抽象化シェル サポート 

次のデバイスは、Vivado ML エンタープライズ エディションでご利用いただけます。

• 防衛グレード Versal AI コア シリーズ: XQVC1902
• 航空宇宙グレード Versal AI コア シリーズ: XQRVC1902
• Versal AI コア シリーズ: XCVC1702、XCVC1502
• Versal AI エッジ シリーズ: XCVE1752
• 防衛グレード Versal プライム シリーズ: XQVM1802
• Versal プライム シリーズ: XCVM1402、XCVM1302、XCVM1502
• Versal プレミアム シリーズ: XCVP1202

次のデバイスは、スタンダート エディションおよびエンタープライズ エディションでご利用いただけます。

• Artix UltraScale+: XCAU15P、XCAU10P
• Zynq UltraScale+ MPSoC: XAZU1EG

ワイヤード通信

• Versal プレミアム サポート:
  • 600G Ethernet Subsystem
  • RS-FEC サブシステム付き 600G Interlaken
  • 高速暗号化エンジン (HSC) サブシステム
  • Aurora 64B/66B NRZ GTM
  • JESD204C 64B/66B GTM
• Aurora 8B/10B (Artix UltraScale+ GTH でサポート)
• GTM 64G Ethernet PAM4 プリセット
• GTM XSR (Extra Short Range) プリセット

• ML ベースのリソース使用率概算
• リビジョン管理にシンプルなフォーマット
• モジュール参照が強化
  • モジュール参照としてブロック デザイン (BD) を別の BD に追加
• CIPS ブロック オートメーションで DDR と LPDDR が同時サポート
• 2022.1 で Versal ハードブロック プランナーがプロダクション対応

• 集合体のスライス – VHDL2008
• [Scopes] ビューで SystemC のデザイン ユニット名

• 設計手法の違反認識
  • 違反のあるデザインを開くと警告メッセージが表示される
• インタラクティブな QoR 評価レポート
  • Design Run で RQA (Report QoR Assessment) のスコアが表示される
• プロジェクト内でタイミング クロージャの達成が容易になる
  • Versal デバイスでは、ML ストラテジや IDR (インテリジェント デザイン run) を利用できる
• 自動 QoR 推奨フロー
  • タイミングを満たすことが難しいデザインの繰り返し作業に有効
• Vivado 全体で Versal QoR が向上
  • QoR が平均 5 ～ 8% 向上

• Versal H10 の IBERT および PCIe デバッガーをサポート
• Versal ILA とストレージ クオリフィケーションによるスタートアップ時のトリガーをサポート
• Chipscopy の機能強化

次のデバイスは、Vivado ML エンタープライズ エディションおよびスタンダード エディションで利用できます。

• Artix UltraScale+ デバイス: XCAU20P および XCAU25P

タイミングおよび QoR の機能強化:

• 高位のスループット制約を入力できる
• HLS のタイミング見積もり精度が向上: HLS がタイミング クロージャをレポートするときには、Vivado の RTL 合成でもタイミングを満たしている

使いやすさが向上:

C 合成レポートにインターフェイス アダプター レポートを追加:

• インターフェイス アダプターがデザインに与えるリソース インパクトについて、ユーザーが把握する必要がある
• インターフェイス アダプターにはデザインの QoR に影響を与える可変のプロパティがある
• これらのプロパティの中には、ユーザーに報告すべき関連付けられたユーザー制御がある
• bind_op レポートと bind_storage レポートのテキスト版を提供

分析 & レポート

関数呼び出しグラフ ビューアーの新機能:

• マウス ドラッグによる拡大/縮小機能
• グラフ全体を表示し、部分的に拡大表示できる Overview 機能
• シミュレーション データと共にすべての関数とループが表示される

シミュレーション後に Timeline Trace ビューアーが利用可能になりました。このビューアーでデザインのランタイム プロファイルを表示できます。ユーザーは Vitis HLS GUI からそのままアクセス可能です。

• Versal プレミアムの GTM は 600G Interlaken のプリセットをサポート
• Versal プレミアムの GTM は 100GE のプリセットをサポート
• 新しい Versal プレミアムの統合 600G Interlaken シミュレーション サポート
• Versal デバイスで新たに EPC IP がサポート
• XPM メモリと XPM FIFO が混合 RAM モードをサポート
  ram_style = "mixed" を使用
• ロスレス圧縮 IP が強化された解凍モードをサポート。追加 LUT コストのスループットが 2 倍に向上
• Artix UltraScale+ FPGA の PCIe サブシステム サポートをリリース
• Versal アダプティブ SoC 向けの PCIe サブシステム デバイス サポートを拡張

インテリジェント デザイン run (IDR)

• レポート コンテンツが改善: 
  • 無関係なテーブル エントリや非アクティブなリンクを削除
  • 全ステージのデザイン統計情報を追加
• 右クリックのメニューからビットストリームの生成が可能
• 右クリックのメニューから Run を終了させることが可能

ML で -directive オプションの指示子が予測される

• place_design 実行時にパフォーマンスの上位 3 つの指示子が予測される
• place_design -directive オプションに値を付けて使用: Auto_1、Auto_2、Auto_3

• Versal™ AI コア シリーズ: - XCVC1902 および XCVC1802​
• Versal プライム シリーズ: - XCVM1802​
• Virtex™ UltraScale+™ HBM デバイス: XCVU57P

• Flexlm バージョンが 11.17.2.0 にアップグレード
  • 64 ビット版の Linux および Windows のみ対応
  • フローティング ライセンスをご利用の方は、ライセンス ユーティリティを Flexlm 11.17.2.0 にアップグレードする必要がある

• ブロック デザイン コンテナー
  • 2021.1 は、ブロック デザイン コンテナーのプロダクション リリース
  • 再利用可能なモジュール設計が可能
  • チームベースのデザインが可能
  • プロジェクト モードで DFX フローが可能
  • シミュレーションや合成でバリアントの指定が可能
  • 最上位 BD からの BDC のアドレス管理
     
• Vivado ストア
  • GitHub​ からボードおよびサンプル デザインをダウンロード
  • サードパーティのボード パートナーは、Vivado のリリースと非同期的にこれらのリポジトリへ貢献することが可能
     
• IP/IPI のリビジョン管理機能が向上
  • 古い Vivado プロジェクトを新しいディレクトリ構造に移行
     
• CIPS 3.0​
  • CIPS IP を階層構造に再構成
  • 新しいモジュラー ユーザー インターフェイス
  
  
• Vivado テキスト エディター – Sigasi Backend​
  • サポートする言語サーバー プロトコル:
    • オートコンプリート
    • 定義に移動/ 使用箇所の検索
    • ツール ヒント
    • インデント (レンジは VHDL のみ)
    • 入力時の構文エラーと警告
    • コード折り畳み
    • セマンティック ハイライト
    
    
• CIPS および NoC 向けの IP インテグレーター設計アシスタンス
  • NoC および CIPS の接続をサポートする直感的なブロック オートメーション機能
  • DDR や LPDDR など、利用できるすべてのメモリ (デバイスに接続されたメモリやボード上のメモリ) にアクセスするデザインを簡単に構築
  
  
• 相互接続における 2 の累乗以外のアドレス割り当て
  • IP インテグレーターでは、1 つ以上の SmartConnect IP を使用してアドレス パスに 2 の累乗以外 (NPOT) のアドレス割り当てが可能

• IP パッケージャーの強化
  • パッケージャーのカスタマー エクスペリエンスが向上
    • IP インテグレーター/カスタム IP 内のカスタム インターフェイスの接続性
    • パッケージャーの XPM メモリ
    • ディレクトリから IP をパッケージ化することで、パッケージャーでファイルを SV または VHDL-2008 としてタグ付け可能
  • Vitis カーネルとしてパッケージ化された RTL IP のプロダクション リリース
    • IP パッケージャー内のカーネル固有の DRC
    • 使いやすさ向上
    • Vitis カーネルで使用するためにパッケージ化された IP のメタデータを保存

• IP の強化 - データセンター​
  • PCIe サブシステム
    • Versal プレミアムで CPM5、PL PCIE5、および GTYP のアーリー アクセス サポート
    • Versal CIPS Verification IP (VIP) でのシミュレーションで CPM4 をサポート
  • アルゴリズムを用いた CAM IP
    • EA (UltraScale+ デバイス)
  • 動的読み出しモード機能の AXI IIC が改善
  • SmartConnect が 2 の累乗以外のアドレス範囲をサポート
  • XilSEM ライブラリ API リリース & 資料 (UG643)
  • UltraScale+ デバイス ファミリの SEM IP コアがサポートするデバイスを追加

• IP の強化 – ビデオおよび画像
  • ビデオおよび画像インターフェイス IP​
    • CSI TX サブシステムが YUV422 10bit に対応
    • DisplayPort サブシステムに HDCP2.2/2.3 リピーター機能のサポートを追加
    • HDMI2.1 (アクセス制御) でダイナミック HDR がサポート。ゲーミング機能 (VRR、FVA、QMS、ALLM) が強化
  • 新しい IP: イメージをデジタルに操作するひずみ補正プロセッサ
    • 台形補正、たる型/糸巻き型ひずみ補正、任意の補正
    • スケーリング: 0.5x、1x、2x、回転: -90 ～ +90 度
    • 320x240 ～ 3840x2160 の解像度、マルチチャネル対応
    • 入力および出力: 8/10/12 bpc YUV、RGB

• IP の強化 - ワイヤード
  • 100G マルチレート イーサネット サブシステム - MRMAC
    • 10G/25G/40G/50G/100G Ethernet NRZ GTM
    • MRMAC 25G Ethernet (–1LP)
      
      
• IP の強化 - ワイヤレス
  • O-RAN
    • IP コアにおけるスタティック/ダイナミック圧縮および解凍機能 (BFP + 変調)
    • LTE Section Extension Type 3 をサポートし、シングル インターフェイスで外部の LTE プリコーディング ブロックへ接続するための新しいインターフェイス
    • 従来の Symbol 単位のマッピングに加え、Slot 単位の Beam ID マッピングにも対応
    • DL Section Type 3 メッセージをサポート
    • PDxCH BID ポートに Section Type 0 を追加
    • 最大イーサネット パケット サイズが 16000 バイトに増加 (9600 バイトのジャンボ フレームをサポート)

•  IP の強化 - ストレージ​
  • NVMeHA が Versal および VU23P デバイスをサポート
  • NVMeTC が Versal および VU23P デバイスをサポート
  • ERNIC が Versal をサポート
    • MRMAC​ へのネイティブ接続
  • AES-XTS は特別なリクエストに応じて利用可能

• IP の強化 - XPM
  • XPM_Memory と EMG がすべての URAM サイズをサポート
  • XPM_Memory と EMG が混合 RAM の組み合わせをサポート
    • ram_style = "mixed" を使用 
  • XPM_Memory および XPM_FIFO でアサーションを無効にして、より広範なシミュレーションをサポート
    •  DISABLE_XPM_ASSERTIONS の定義が追加

• IP の強化 - GT Wizard 
  • Versal GTY Wizard のプロダクション
  • Versal GTYP Wizard を EA として提供
  • Versal GTM Wizard を EA として提供    

• Vitis HLS 2021.1 – プロフダクション Versal をサポート
• DSP ブロックのネイティブ浮動小数点演算用に Versal タイミング キャリブレーションと新しい制御機能
• 低ファンアウト ロジックでフラッシュ可能なパイプライン オプション (フリーランニング パイプライン - frp)
• 機能強化された自動メモリ パーティショニング アルゴリズムと新しい config_array_partition オプション
• GUI に新しい Flow Navigator を追加。合成/解析/デバッグ用の統合ビュー
• Vitis フローのエンドレスなストリーミング カーネルにより、ランタイム オーバーヘッドを抑えることができる
• 関数呼び出しグラフ ビューアー (II、レイテンシ、DSP/BRAM 使用率のヒートマップ付き)
• BIND_OP および BIND_STORAGE 用の新しい合成レポート セクション
• データ駆動型プラグマのハンドリングを改善し、一貫性が向上
• Vivado のレポートおよび新しいエクスポート IP ウィジェットを使用して Vivado にオプションを渡す
• GUI の情報を反映する C 合成後の新しいテキスト レポート

ML モデルの統合

• 機械学習モデルによる最適化の予測と選択
  • Versal デザインのコンパイルが 30% 高速化

新しい合成機能

• ヘテロジニアスな RAM マッピングに対応する XPM_MEMORY
  • すべてのデバイス リソース タイプ (UltraRAM、ブロック RAM、LUTRAM) を使用してマッピングされたメモリ アレイ
  • すべてのリソースを最も効率的に使用
  • パラメーターまたはジェネリックを使用: MEMORY_PRIMITIVE("mixed")
  • WRITE_MODE = NO_CHANGE​ のサポートなし
  • VHDL-2008: to_string() 関数をサポート
  • ログ レポートには IP のジェネリック/パラメーターの RTL オーバーライドが含まれる

インプリメンテーションにおける機械学習モデル

• 配線密集や配線遅延を予測
• 配置ベースの予測に対して最適な配線が行われるため、Fmax が向上し、コンパイル時間も短縮できる

opt_design -resynth_remap​

• ロジック段数を低減する新しいタイミング ドリブンのロジック コーン再合成最適化

XDC プロパティを使用して、配置プロセス中に LUT とレジスタを手動でリタイミング

• PSIP_RETIMING_BACKWARD​
• PSIP_RETIMING_FORWARD

Versal デバイスの新機能

• デバイスを起動する前にクロック ネットワーク遅延タップを調整してスキューを最小化するキャリブレーション済みのスキュー調整機能
• パイプラインの自動挿入でパス上のクロックを高速化
  • PL と NoC 間、および PL と AI エンジン間
  • AXI Regslice IP から、またはオートパイプラインのプロパティから利用可能
  • パイプライン パスにレイテンシを追加
• シフト レジスタ プリミティブ (SRL) を用いた弾性パイプライン
  • 多くのパイプライン ステージを保持する SRL を中心にパイプラインが構築される
  • ソースとデスティネーションの配置に基づいて配置機能によって理想的なパイプラインが構築される
  • SRL からパイプライン ステージを引き出して、より広範囲をカバーできる
  • パイプラインを小さくして短距離化するには、パイプライン ステージを SRL 内に戻す
  • パイプライン処理されたパスのレイテンシを保持

IDR (インテリジェントデザイン run):

• IDR (インテリジェント デザイン run) により、プッシュボタン操作で新しい強力な最新の自動化されたタイミング クロージャ フローを利用可能
  • report_qor_suggestions​
  • ML ストラテジの予測
  • インクリメンタル コンパイル
• Vivado プロジェクトで利用可能で、タイミングを満たさなかったインプリメンテーション ランを右クリック メニューで選択すると起動する。IDR レポートのダッシュボードには、フローの進捗状況が詳細に表示され、関連するレポートへのハイパーリンクが提供される。タイミング クロージャの問題を解決するのに最適
  • QoR ゲインは平均 10% 超

RQS (QoR 推奨項目レポート) の改善点​

• DFX を意識した QoR 推奨項目
  • スタティック ロジックがロックされている場合に DFX モジュールでのみ提供される
  • DFX 境界を無視した推奨は禁止
  • 合成の推奨はグローバルまたはアウト オブ コンテキストでの run に正しくスコープされる
• インタラクティブな RQS (report_qor_suggestions) GUI レポートに評価が含まれる

タイミング レポートの設計手法違反

• タイミング レポートに Report Methodology のサマリが含まれる
  • 設計手法違反への注意喚起​
  • 設計手法違反の注意喚起を無視するとタイミング エラーが生じる可能性がある
• 最新の report_methodology run からの設計手法違反のサマリが含まれる
  • デザイン チェックポイントを使用して保存された設計手法違反のサマリ

新しい制約レポート機能

• report_constant_path: セルやピンで確認される一定の論理値のソースを特定するための新しいコマンド​
  • report_constant_path <pins_or_cells_objects>​
  • report_constant_path -of_objects [get_constant_path <pins_or_cells_objects>]

Versal DFX

• Versal DFX フローはプロダクション ステータスで利用可能​
  • DFX デザインをコンパイル (ブロック デザインの作成、デバイス イメージの作成)
  • Vivado IPI Block Design Containers (BDC) を使用して Versal DFX デザインを作成する
• UltraScale や UltraScale+ と同様に、Versal で DFX IP を利用
  • 非 NoC インターフェイスを分離するための DFX Decoupler IP、DFX AXI Shutdown Manager IP
• すべてのプログラマブル ロジックは部分的に再構成可能
  • NoC から、クロック、ハード ブロックまで
• AIE フル アレイの Dynamic Function eXchange をサポート
  • Vitis プラットフォーム フローでサポート

DFX の BDC

• IP インテグレーターでリリースされた DFX 用のブロック デザイン コンテナー (BDC)
  • Versal に不可欠なすべてのアーキテクチャをサポート
• ブロック デザインの中にブロック デザインを配置して、DFX デザインを作成/処理する
  • UG947 - Zynq UltraScale+ および Versal デバイス用の IP インテグレーター BDC チュートリアル
  • DFX チュートリアルも GitHub に追加される

DFX を使用する従来の SoC ブート フロー

• Versal デザインで従来の SoC ブート フローを利用可能
  • プログラマブル ロジックをロードする前に、DDR ベースのプロセッシング サブシステムとメモリをすばやく起動して Linux を実行できる
  • Zynq ブート フローをエミュレートするため、Versal のプログラミング イベントを分離する
  • このフローでは Pblock の自動生成が使用される
  • CPM との互換性なし

CPM4 の Versal Tandem コンフィギュレーション

• CPM4 用の Tandem PROM および Tandem PCIe® をサポート
• PCIe エンドポイントのコンフィギュレーション時間を 120 ms にする必要がある場合、
  CIPS のカスタマイズ GUI で Tandem コンフィギュレーション モードを選択可能​
  • Tandem PROM – いずれのステージもフラッシュから読み込む​
  • Tandem PCIe – フラッシュからステージ 1 を読み込む
    ステージ 2 は DMA を介して PCIe リンクから読み込む
  • None – 標準ブート

UltraScale+ でネストされた DFX デザイン用の抽象化シェルをサポート

• ネストされた DFX を使用して、リコンフィギャラブル パーティション (RP) を複数のネストされた RP に細分化する (pr_subdivide)
• ネストされた RP ごとに抽象化シェルを作成する (write_abstract_shell)
• 抽象化シェルを使用することで、ネストされた RP ごとのインプリメンテーションを高速化する

• VHDL-2008 の機能強化
  • 制約のない配列
  • 条件演算子
  • 単項のリダクション演算子
     
• コード カバレッジ サポート​
  
  • write_xsim_coverage コマンドによる中間カバレッジ データベースの書き込みサポート

SmartLynq+ モジュール

• Versal 高速デバッグ ポート (HSDP) に最適化
  • デバイスのプログラミングやメモリ アクセスの高速化
  • 高速データ アップロード/ダウンロード
  • データ ストレージ: モジュール上の 14 GB DDR メモリ
• 高速デバッグ ポート (HSDP) のサポート
  • USB-C コネクタを使用する Aurora ベース HSDP への接続に対応
• PC4 および USB ベースの JTAG
• シリアル UART のサポート

ChipScopy

• ChipScope 用オープンソース Python API​
  • Versal デバイスおよびデバッグ コアの制御と通信
  • Vivado を使用する必要はない - PDI/LTX が必要
  • 利点
    • カスタム デバッグ インターフェイスを構築
    • python エコシステムとのインターフェイス

• Versal AI コア シリーズ: XCVC1902 および XCVC1802
• Versal プライム シリーズ: XCVM1802
• Zynq UltraScale+ RFSoC: XCZU43DR、XCZU46DR、XCZU47DR、XCZU48DR、XCZU49DR

• PetaLinux は、既存のスタンドアロン インストール製品に加えて、AMD 統合インストーラーの一部になりました。

• リビジョン管理機能が向上
  • ソースと出力ファイルを分離する新しいディレクトリ構造
  • BD/IP 出力ファイルは project.srcs ディレクトリに置かれなくなった
  • すべての出力ファイルは、project.srcs と並列の project.gen ディレクトリに含まれる
  
  
• アドレス マップ機能が向上
  • HTML でアドレス マップをグラフィカルに表示
  
  
• Vitis プラットフォームの作成機能が向上
  • プロジェクトの作成や設定時に、Vivado プロジェクトをエクステンシブル プラットフォーム プロジェクトとして識別できる
  • プラットフォーム インターフェイスの DRC 検証機能を追加
  • プラットフォーム BD の検証中にプラットフォームの DRC を実行
  • 新しいプラットフォーム セットアップ GUI
  
  
• IP キャッシュが改善​
  • ZIP 形式の読み取り専用 IP キャッシュの作成と使用が可能
  • 圧縮されたキャッシュの読み取りが可能なため、解凍が不要
  
  
• ブロック デザイン コンテナー
  • 別の BD 内に BD をインスタンシエート
  
  
• CIPS (Control, Interfaces and Processing System) – Versal
  • XHUB ストアでサンプル デザインを提供 – Versal

データセンター

• Queue DMA Subsystem for PCI Express (QDMA) デバイスのサポート拡張
  • -2LV UltraScale+ デバイスで Gen3x8
  • -2LV Virtex UltraScale+ VU23P デバイスで Gen4x8
  
  
• Versal アダプティブ SoC 向けの PCIe サブシステム (GTY、PL PCIE4、および CPM4 統合ブロックが対象)
  • Integrated Block for PCI Express (GTY + PL PCIE4)
  • DMA/Bridge Subsystem for PCI Express (GTY + PL PCIE4 + Soft QDMA、XDMA、AXI-Bridge)
  • CPM Mode for PCI Express (GTY + CPM4)
  • CPM DMA/Bridge Mode for PCI Express (GTY + CPM4 + Hard QDMA、XDMA、AXI-Bridge)
  • PHY for PCI Express (GTY)

ビデオおよび画像処理

• MIPI
  • Versal デバイスの DPHY レート向上: 3200 Mbs (-2、-3 デバイス)、3000 Mbs (-1 デバイス)
  • CSI RX コアに YUV420 出力のサポートを追加
  
  
• DisplayPort 1.4 サブシステム
  • YUV420 のサポート、Adaptive-Sync (適応同期)、静的 HDR
  • パブリック アクセスの eDP IP オプション
  
  
• SDI サブシステム
  • HLG HDR のサポート
  • Versal VCK190 のパススルー サンプル デザイン
• HDCP2.3 対応の HDMI2.0 サポート追加

ワイヤード/ワイヤレス

• JESD204C が完全量産体制となる
• UltraScale+ および Versal に新しい 200G RS-FEC
• 1G/10G/25G Ethernet が 1-step および TSN に対応
• Versal MRMAC 1-step 1588 ハードウェアのタイムスタンプ機能
• 10G/25G MRMAC Ethernet 2-step 1588 Linux ドライバーのサポート
  • https://github.com/Xilinx/linux-xlnx/tree/xilinx-v2020.2

ストレージ

• 新しい ERNIC 機能
  • リソースの最適化で 100G の持続帯域幅をサポート
  • 新しい VU23P デバイスでサポート
  • PFC (プライオリティ フロー制御) が改善
  
  
• NVMeTC が新しい VU23P デバイスでサポート
• ロスレス圧縮 IP、GZIP、および ZLIB アルゴリズム
• Alveo U50 と Bittware 250-SoC ボードに対応する NVMeOF リファレンス デザインを提供

全般

• XPM
  • IP インテグレーターで XPM_CDC を利用可能
  • Versal で URAM の初期化をサポート
  
  
• インフラストラクチャおよびエンベデッド
  • 新しい SmartConnect 機能
    • 優先度のアービトレーション
    • ロー エリア モード
    
    
• Versal デバイス対応の IP インテグレーターで利用可能な EMG (Embedded Memory Generator) - Block Memory Generator の代替
• Versal デバイス対応の IP インテグレーターで利用可能な EFG (Embedded FIFO Generator) - FIFO Generator の代替

ウィザード:

• Versal の利用可能なウィザード
  • GTY Transceivers Wizard
  • Advanced IO Wizard
  • クロッキング ウィザード
  
  
• 新しい Transceiver Wizard 機能
  • 完全なブロック オートメーション (レーン選択を含む)
  • オンザフライで再構成可能 (Versal のみ)
  • クワッドの共有 (Versal のみ)
  • Transceiver Bridge IP (Versal のみ)
  
  
• 高位合成
  • Vitis HLS は、Vivado の Vivado HLS に代わる機能 (Vitis v2020.1 からデフォルト)
  • 最上位ポート用の配列再形成および配列分割指示子を追加
  • インターフェイスと AXI-4 バーストの新しいレポート セクションを備え、シンプルになったツールバーのアイコン レイアウト
  • Versal の DSP ブロックでシングル クロック サイクルの浮動小数点演算累算の推論
  • Tcl ファイルでプロジェクトを作成でき、GUI で直接開くことができる (vitis_hls -p <file>.tcl)
  • [Solution Settings] → [General] でデフォルト以外のオプションに対してシングル クリック操作
  • AXI インターフェイス用の制約付きランダム テストが GUI に表示される
  • bind_storage プラグマを使用するオンチップ ブロック RAM の ECC フラグ オプション
  • CoSim 実行中で GUI でインタラクティブな FIFO 深度構成
  • SIMD プログラミングをサポート (ベクトル データ型)

Matlab & Simulink アドオン

• 統合インストーラーで Model Composer と System Generator の両方を一度にインストール可能

• VHDL-2008 をサポート
  • シフト演算子 (rol、ror、sll、srl、sla、sra)
  • 配列論理演算子とスカラー論理演算子の混合
  • 条件付きの順次信号割り当て
  • ケース生成
  • グローバルおよびローカルでスタティックな論理式への拡張
  • スタティック範囲および範囲内での整数式
  
  
• 言語をまたぐ階層名をサポート
  • Verilog の階層名を使用して、SV/Verilog モジュールから VHDL 信号へアクセス可能
  
  
• Versal のシミュレータ サポート
  • AMD シミュレータ
  • サードパーティ シミュレータ
    • Cadence Xcelium
    • Mentor Graphics Questasim

• Versal AXIS-ILA
• デバッグ フローの改善点
• デバッグのブロック オートメーション機能が改善
• URAM および AXIS-ILA トレース ストレージの選択をサポート

• System Verilog の string 型をサポート
• VHDL-2008 で固定および浮動小数点パッケージをサポート
• ヘテロジニアス RAM に対応する自動パイプライン処理
• Logic Compactation 指示子が Versal LOOKAHEAD まで拡張

• RQA および RQS が改善

• Dynamic Function eXchange (DFX) の抽象化シェル
• 1 つのデザインでアイソレーション デザイン フロー (IDF) と DFX が可能

• Windows 用のダウンロード検証 (ダイジェストとシグネチャ) をサポート
• ウェブ インストーラーの "ダウンロードのみ" 機能で 2 つのオプションをサポート
  • フル イメージ ダウンロード (全製品)
  • 選択した製品のみダウンロード (小サイズ)

• 新規サンプル デザインとボード ファイルのダウンロード ユーティリティ。Github 上にある膨大な AMD/サードパーティ ソリューション ライブラリから必要なものだけをダウンロードしてアクセス可能。
• 新規および改善されたサンプル デザインをダウンロードで入手

• 新しい "パス" および "ネットワーク" コンセプトを導入
  • 外観と操作感は従来と同じ
• Address Editor による完全なクロスプローブ環境
  • パスやネットワークをハイライト
• リアルタイムにエラーをハイライト
  • ツールチップでエラーの詳細を表示
•  新しい "アドレス パス" パネル
  • Verbose パスの詳細
• 新しい [Addressing View]
  • アドレス指定可能コンテンツのみ表示
  • 調整可能なコネクティビティを表示

データセンター

• ERNIC IP の強化
  • 帯域幅とレイテンシが改善され、100GE のライン レートで動作可能
  • 64 ビット アドレスをサポート。PFC 機能と即時コマンドの新機能
• 新しい AES IP - データセンターの暗号化アプリケーショ向け
• 新しい NVMe Target Controller IP - ホスト アクセラレータで動作してストレージを高速化
• NVMeOF 対応のターンキー U50 Alveo ソリューションを提供。FPGA ビットファイルと資料を含む
• Queue DMA Subsystem for PCI Express (QDMA 4.0) に大きな変更を加え、リソース使用率削減と移行の簡潔化が可能になる

ワイヤード/ワイヤレス

• ワイヤレス通信
  • GTH3/4 が JESD204C に対応 – プリプロダクション 2020.1
  • O-RU (O-RAN radio unit) 機能に専用の SRS/PRACH AXI-stream と 32 の空間ストリームを備えた新しい ORAN Radio Interface IP
  • 新しい 400G FEC IP ソフト、および UltraScale+ 58G GTM ハード 50G KP4 FEC を利用してエリアと消費電力を節約するオプション実装
• ワイヤード通信
  • AXI Ethernet に切り替え可能な SGMII と 1000BASE-X のサポートを追加
  • 50G Ethernet Subsystem にオプションのソフト KP2 NRZ FEC を追加
  • 統合された 100G Ethernet Subsystem にオプションのソフト 100G KP4 NRZ FEC を追加

全般

• Firewall IP ‐ アップストリームまたはダウンストリームを保護する。FaaS やその他のアプリケーションで領域を分離するのに有効
• エリアの削減に最適な SmartConnect IP は 1x1 のカップリングや機能変更にも有効

ビデオ処理/画像処理 IP

• SDI Subsystem にネイティブ ビデオ インターフェイス モードでの 12bpc および HFR のサポートを追加
• MIPI CSI Transmitt Subsystem に raw16 および raw20 のカラー フォーマット サポートを追加
• ビデオ ミキサーに BT.709 および BT.601 を選択するオプションを追加
• HDMI2.0 Subsystem に 32 チャネル オーディオと 3D オーディオのサポートを追加

• XDC 制約で HDL 属性を上書きできるため、HDL ソースコードを変更しなくても合成ビヘイビアーを変更できる
• 同じデザイン内で言語が異なるジェネリックやパラメーターを受け渡しできる機能により、異なる言語で記述されたデザインを再利用および統合可能
• 関数呼び出しに対応するツール パフォーマンスが大幅に改善。すべての言語に対して改善されている
• 新しい指示子の Logic Compaction は、最小限のロジックリソースを使用して低精度の演算機能を実装
• 特定リソースの使用率が高くなることを回避するため、異なるリソース タイプを使用してアレイのバランスをとることにより、メモリ マップ機能を大幅に改善

Dynamic Function eXchange (DFX)​

• Nested DFX により、ユーザーは 1 つの動的領域内に 1 つまたは複数の動的領域を配置でき、DFX の柔軟性がさらに向上
  • UltraScale および UltraScale+ をサポート
  • プロダクション ステータス、プロジェクト サポートなし
• 利点
  • 容易な検証
  • データセンター カードの動作時間
  • 細かい粒度
• パーシャル リコンフィギュレーション (PR) 関連のすべての既存 IP は、Dynamic Function eXchange という名称の同等 IP に置き換え
  • これらの IP は従来の PR と機能的に同じであり、PR から DFX の簡単にアップグレード

インプリメンテーション デザイン フロー

• Pblock はデフォルトで SOFT
• 例外: DFX Pblock にはハード バウンダリが定義されているため、SOFT で利用できない
• 利点
  • Pblock バウンダリの外側にセルを配置すると、デザインの性能を向上させることができる (配線長の短縮、密集の緩和)

デザイン解析およびタイミング クロージャ

• QoR 推奨項目レポート機能により、最大 3 つのカスタム ストラテジを予測して性能を向上させる
  • デフォルトや Performance_Explore よりも優れた結果を得る可能性が高い
  • コンパイルやさまざまなストラテジにかける時間を短縮できる
  • report_qor_assessment (RQA) を実行して、デザインがストラテジの予測を満たしているかを確認
• Report_ram_utilization レポートが改善され、より適切な情報を提供
  • メモリ リソースのトレードオフ
  • 非効率な DRAM を特定
  • 最適化後のレポートを確認
  • 消費電力あたりの性能を評価

消費電力解析

• Vivado で電源レールごとのレポート機能をサポート
  • 消費電力レポートでは、レールと電源の両方において、電流バジェットに対する総電流量を計算する
  • 電源レールの定義はボード ファイルに含まれる
• レール レポートは Alveo U50 に利用可能