Novidades no AMD Vivado™

• Novo fluxo avançado para todos os dispositivos Versal, permitindo posicionamento baseado em partições e P&R paralelas para reduzir o congestionamento e a capacidade de roteamento para um encerramento rápido do projeto
• Capacidade de inicializar em primeiro lugar o subsistema de processamento, ao adiar a configuração da lógica programável, permitindo a rápida inicialização do sistema operacional e diversos fluxos de sequência de inicialização
• Aprimoramentos na GUI para Pblocks durante o planejamento do plano de layout de circuito integrado, incluindo dicas de ferramentas, posicionamento em "modo snap" e acesso rápido às configurações de propriedade

• Suporte para predefinição em tempo real para IP MicroBlaze V
• Capacidade de configurar os principais componentes de IP rígido em dispositivos Versal, como CIPS, NoC e transceptores de RTL de nível superior
• HDL em linha de IP do utilitário para carregamento e configuração de IP mais rápidos

• Visualização avançada do plano de layout de circuito integrado DFX para facilitar a implementação
• Relatório de resumo de DFX das principais métricas para orientar os usuários para otimização 

• Novo utilitário para depuração de PDI (decodificar e analisar erros de configuração de inicialização)
• Renomeação de biblioteca compartilhada do kernel para Xilinx Simulator Interface (XSI)

Dispositivos prontos para produção

• Dispositivos Versal AI Core: XQVC1702 

• Suporte a cobertura de código
• Ferramentas de simulação atualizadas para ferramentas terceirizadas
• Suporte avançado para fluxo de simulação de exportação 

• Geração de fluxo de bits por meio de vários threads – Extensão do suporte para Versal
• Processamento MARK_DEBUG flexível durante PNR
• Novas otimizações físicas pós-posicionamento
• Suporte ao VHDL-2019 

• Melhorias do Intelligent Design Run (IDR) – Para projetos Versal e UltraScale+
• Aprimoramentos do Report QoR Assessment (RQA)

• Fallback de MSCAN para AXI Debug Hub para Versal
  
• Suporte para depuração de DFX para fluxo de "inserção" — Versal 

Subsistemas de PCIe

• Drivers do host x86 CPM5 para Linux e DPDK
• Melhoria no desempenho no QDMA v5.0

Com fio

• Produção de DCMAC, HSC, QSGMII no Versal Premium
• Versal 400G com RS-FEC e Interlaken rígido na FEC MRMAC

Sem fio

• IP DFE do RFSoC – Novo IP PRACH FT, IP PRACH atualizado para multibanda, aprimoramentos EoU da ferramenta Eval
• Redução de recursos ORAN-PL para células macro/pequenas
• Suporte multibanda avançado

Memória

• Acesso público ao Versal HBMZE
• Simulação C do sistema HBM2E

Infraestrutura, incorporado, assistentes de GT

•  Ativação de ECC no soft CAN e no AXI Stream FIFO

Multimídia

• DisplayPort 2.1 Tx
• Conformidade HDMI 2.1 em ZU+
• Aprimoramentos de IP do DSP e IP do MIPI CSI RX
• Novo exemplo de projeto de MIPI CSI -2 RX em VEK280
• Acesso Geral à VDU 

• Dispositivos habilitados no Enterprise Edition do Vivado ML 
  • Versal™ Série Premium: XCVP1702, XCVP1802, XCVP1102

• Dispositivos habilitados no Standard Edition e no Enterprise Edition 
  • SOM Kria™: XCK24

• Dispositivos prontos para produção
  • Versal Série Premium: XCVP1202
  • Versal Série Prime: XCVM1502
  • Versal Série AI Core: XCVC1702, XCVC1502

• Redução de 25% na instalação de pico da área ocupada pelo disco

Infraestrutura e incorporado

• Soft IP da Unidade de proteção de endpoint (EPU) para proteger agentes AXI residentes na PL

Armazenamento

• NIC habilitada para RDMA incorporado (ERNIC) agora é compatível com até 2 mil pares de filas (QP)

Assistente do transceptor de gigabits (GT)

• Agora, os Versal GTMS são compatíveis com comutação de taxa entre meia densidade e total 
• 16 configurações para Versal GTY/GTYP (limitado à capacidade interna de BRAM)

Com fio

• Subsistemas MAC Ethernet multitaxa (MRMAC) de 100G 
  • Suporte a pista serial 100G Ethernet 106G ativado
• Subsistema MAC Ethernet multitaxa (DCMAC) de 600G 
  • Suporte a pista serial 100GE, 200GE, 400GE 106G ativado 
• Aurora 64B/66B 
  • Suporte adicionado para 16 pistas de GTYP ou Módulo transceptor de gigabits (GTM) no Versal Premium 

Sem fio

• IP Update DFE do RFSoC Zynq™: Filtro de canal e compartilhamento UL/DL DUC-DDC 
• Atualização de DPD DFE RFSoC Zynq: Redução de recursos de PL 
• TRD O-RU DFE RFSoC Zynq: Atualizado somente com baixo processamento físico

Subsistemas PCIe® 

• Drivers do host x86 CPM5 para Linux e DPDK em versão pública no GitHub 
• Projeto de simulação de BMD PCIe CPM5 Versal (da loja CED) 
• Projeto de PCIe em conjunto com Versal CPM (da loja CED) 
• Melhoria no desempenho/utilização de recursos no QDMA v5.0 

Multimídia 

• Ativação do Versal AI Edge de IPs flexíveis e Unidade de decodificação de vídeo (VDU)
• Warp Processor IP em produção
• Ativação da solução multimídia Ultra HD 8K para 
  • HDMI2.1
  • IP Video Mixer 

• Suporte ao AXI Streaming NoC MXN no IP Integrator 
• Novo recurso de remapeamento de endereço
• Vivado para verificação de sintaxe padrão
• Visualização do caminho do endereço
• Formato XML para JSON para arquivos XCI

• Suporte para "classe de interface" do SystemVerilog
• Suporte para depuração para objetos do SystemVerilog de tipo de referência por meio do comando tcl e janela de objetos
• Compatibilidade com VHDL-2008

• Suporte para depurador PCIe em novas arquiteturas Versal
  • VP1502
  • VP1702
  • VP1802
• Suporte para depurador HBM2E em dispositivos Versal HBM
• Suporte ao testador de taxa de erro de bits integrado (IBERT) em novas arquiteturas Versal
  • VP1502
  • VP1702
  • VP1802

• Otimização de QoR para redes de fan-out altas  
• Replicação do posicionador para blocos de IP rígido 
• Duas novas restrições de particionamento para projetos SSI  
• Opção de decomposição de LUT para reduzir o congestionamento 
• Implementação incremental habilitada para dispositivos monolíticos Versal 
• Suporte a fluxo ECO para dispositivos Versal 

• Novo conteúdo adicionado ao relatório de avaliação QoR
• Melhoria média de 5% no QoR para projetos Versal quando Intelligent Design Runs está habilitado 

• Suporte a DFX para dispositivos SSI 
• Suporte ao Abstract Shell para dispositivos Versal Premium e Versal HBM 
• Suporte ao Abstract Shell para o modo baseado em projeto 

Os seguintes dispositivos foram habilitados no Enterprise Edition do Vivado ML

• Versal Série AI Core de nível de defesa: XQVC1902
• Versal Série AI Core de nível espacial: XQRVC1902
• Versal Série AI Core: XCVC1702, XCVC1502
• Versal Série AI Edge: XCVE1752
• Versal Série Prime de nível de defesa: XQVM1802
• Versal Série Prime: XCVM1402, XCVM1302, XCVM1502
• Versal Série Premium: XCVP1202

Os seguintes dispositivos foram habilitados no Standard Edition e Enterprise Edition

• Artix UltraScale+: XCAU15P, XCAU10P
• MPSoCs Zynq UltraScale+: XAZU1EG

Com fio

• Suporte ao Versal Premium:
  • Subsistema Ethernet 600G
  • Interlaken 600G com subsistema RS-FEC
  • Subsistema do mecanismo de criptografia de alta velocidade (HSC)
  • Aurora 64B/66B NRZ GTM
  • JESD204C 64B/66B GTM
• Aurora 8B/10B compatível com GTH Artix UltraScale+
• Predefinição do GTM PAM4 Ethernet 64G disponível
• Predefinição do GTM XSR (Curto alcance extra) disponível

• Estimativa de recursos baseada em ML
• Formato mais simples para controle de revisão do usuário
• Aprimoramento de referência do módulo
  • Adicione o projeto de bloco como referência de módulo em outro BD
• A automação de blocos CIPS agora é compatível com DDR e LPDDR simultaneamente
• Planejador de Hardblock Versal em produção no 2022.1

• Corte em agregados – VHDL 2008
• Nome da unidade de projeto para SystemC na janela de escopos

• Conscientização sobre violação da metodologia de projeto
  • Avisos pop-up ao abrir um projeto com violações
• Relatório interativo de avaliação de QoR
  • Pontuação do Report QoR Assessment (RRQA) exibida em execuções de projeto
• Acesse facilmente os recursos de fechamento de tempo nos projetos
  • Para a Versal, agora temos estratégias de ML e Intelligent Design Runs
• Fluxo de sugestões automáticas de QoR
  • Use ao iterar projetos com prazos difíceis de cumprir
• Melhorias na QoR Versal em todo o Vivado
  • Melhoria média de 5 a 8% na QoR

• Suporte ao depurador IBERT e ao PCIe para Versal H10
• Suporte para o acionador na inicialização com Versal ILA e qualificação de armazenamento
• Aprimoramentos de Chipscopy

Os seguintes dispositivos foram habilitados no Enterprise Edition e Standard Edition do Vivado ML

• Dispositivos Artix UltraScale+: XCAU20P e XCAU25P

Aprimoramentos de tempo e QoR:

• Fornece suporte para usuários inserirem restrições de produtividade de alto nível
• Melhora a precisão da estimativa de tempo de HLS: Quando a HLS relata o encerramento de temporização, a síntese de RTL no Vivado também deve esperar cumprir a temporização

Aprimoramentos na facilidade de uso

Adicione o relatório de adaptadores de interface nos relatórios de Síntese em C:

• Os usuários precisam saber o impacto dos recursos que os adaptadores de interface têm em seu projeto
• Os adaptadores de interface têm propriedades variáveis que afetam a QoR do projeto
• Algumas dessas propriedades têm controles de usuário associados que devem ser relatados aos usuários
• A versão em texto dos relatórios bind_op e bind_storage é fornecida

Análise e relatórios

O Function Call Graph Viewer tem alguns novos recursos:

• Nova capacidade de aumentar e diminuir o zoom baseada em arrastar do mouse
• Novo recurso de visão geral que mostra o gráfico completo e permite que o usuário aumente o zoom em partes do gráfico geral
• Todas as funções e loops são mostrados junto com seus dados de simulação

Um novo Timeline Trace Viewer agora está disponível após a simulação. Este visualizador mostra o perfil de tempo de execução do seu projeto e permite que o usuário permaneça na GUI do Vitis HLS.

• Suporte ao GTM Versal Premium para predefinição de 600G Interlaken
• Suporte ao GTM Versal Premium para predefinição de 100GE
• Novo suporte de simulação de 600G Interlaken integrado ao Versal Premium
• O IP EPC agora é compatível com dispositivos Versal
• A memória XPM e o XPM FIFO agora são compatíveis com o modo RAM misto
  usando 'ram_style = "misto"
• O IP Lossless Compression adicionou suporte para um modo de descompactação avançada, duplicando a produtividade para um custo de LUT adicionado
• Suporte para subsistemas PCIe liberado para FPGAs Artix UltraScale+
• Suporte para dispositivos de subsistemas PCIe expandido para SoCs adaptativos Versal

Intelligent Design Runs (IDR)

• Conteúdo aprimorado de relatórios: 
  • Removidas entradas irrelevantes da tabela e links inativos
  • Estatísticas de projeto adicionadas para todos os estágios
• Geração de fluxo de bits disponível como uma seleção de menu do botão direito do mouse
• Encerrar execuções disponível como uma seleção de menu do botão direito do mouse

Previsão da diretiva de posicionamento baseada em ML

• Até 3 diretivas de posicionamento de melhor desempenho são previstas no tempo de execução do place_design
• Use a opção de diretiva place_design com valores: Auto_1, Auto_2 e Auto_3

• Versal™ Série AI Core: – XCVC1902 e XCVC1802
• Versal Série Prime: – XCVM1802
• Dispositivo Virtex™ UltraScale+™ HBM: XCVU57P

• Versão do Flexlm atualizada para 11.17.2.0
  • Suporte a versões de 64 bits somente do Linux e do Windows
  • O cliente que usa a licença temporária deve atualizar os utilitários de licenciamento para o Flexlm 11.17.2.0

• Block Design Container
  • 2021.1 é a versão de produção para Block Design Containers.
  • Possibilita o projeto modular para reutilização
  • Permite projetos baseados em equipe
  • Ativa o fluxo de DFX no modo de projeto
  • Capacidade de especificar variantes para simulação e síntese
  • Gerenciamento de endereços para BDCs a partir do BD de nível superior
     
• Vivado Store
  • Baixe placas e exemplos de projetos do GitHub
  • Os parceiros de placa terceirizados podem contribuir para esses repositórios de forma assíncrona para as versões do Vivado
     
• Melhorias no controle de revisão de IP/IPI
  • Migração de projetos mais antigos do Vivado para uma nova estrutura de diretórios
     
• CIPS 3.0
  • Nova arquitetura de IP do CIPS para modelo hierárquico
  • Nova interface de usuário modular
  
  
• Editor de texto Vivado – Sigasi Backend
  • Servidor de protocolo de linguagem com suporte para:​
    • Preenchimento automático
    • Vá para Definição/Encontrar usos
    • Dicas de ferramentas
    • Recuo (faixa somente em VHDL)
    • Avisos e erros de sintaxe conforme você digita
    • Dobramento de código
    • Realce semântico
    
    
• Assistência ao IPI Designer para CIPS e NoC
  • Possibilita a automação de blocos intuitiva para conectividade NoC e CIPS
  • Permite a criação mais fácil de projetos que acessam toda a memória disponível conectada ao dispositivo ou na placa, por exemplo, DDR e LPDDR
  
  
• Atribuição de DDR Non-Power of 2 por meio de interconexão
  • O IPI agora oferece suporte a atribuições de endereço Non-Power-of-2 (NPOT) em caminhos de endereço com um ou mais IPs SmartConnect

• Aprimoramentos do IP Packager
  • Melhorias na experiência do cliente do Packager
    • Conectividade de interfaces personalizadas em IPI/IP personalizado
    • Memória XPM no Packager
    • Capacidade de identificar arquivos como SV ou VHDL-2008 no Packager a partir do pacote de um IP de um diretório
  • Versão de produção para IP RTL fornecido como kernel Vitis
    • DRCs específicos do kernel dentro do IP Packager
    • Facilidade de uso
    • Preservação de metadados nesses IPs empacotados para uso do kernel Vitis

• Aprimoramentos de IP – Data Center
  • Subsistemas PCIe
    • Suporte de acesso antecipado para CPM5, PL PCIE5 e GTYP no Versal Premium
    • Suporte a CPM4 no Verification IP (VIP) do CIPS Versal para simulação
  • Apresentamos o Algorithmic CAM IP
    • EA para dispositivos US+
  • Melhoria do CII AXI para a função de modo de leitura dinâmica
  • Suporte ao SmartConnect para faixas de endereços non-power-of-two
  • Versão e documentação do API da biblioteca Xilsem em UG643
  • Adições de suporte ao dispositivo de núcleo de IP SEM para dispositivos US+

• Aprimoramentos de IP – Vídeo e imagem
  • IPs de interface de vídeo e imagem
    • O subsistema CSI TX adiciona suporte para YUV422 de 10 bits
    • Os DisplayPort Subsystems adicionam suporte para o recurso de repetidor HDCP2.2/2.3
    • HDMI2.1 (acesso controlado) adiciona suporte para HDR dinâmico e recursos de jogos aprimorados (VRR, FVA, QMS e ALLM)
  • Novo IP: Warp Processor para manipular digitalmente as imagens
    • Compatível com distorção de trapézio, distorções de barril e almofada e distorções arbitrárias
    • Dimensionamento: 0,5x, 1x, 2x; Rotação: -90 a +90 graus
    • Resoluções de 320 x 240 a 3.840 x 2.160, com suporte multicanal
    • Entrada e saída: 8/10/12 bpc YUV, RGB

• Aprimoramentos de IP – Com fio
  • Subsistema Ethernet multitaxa 100G – MRMAC
    • GTM NRZ Ethernet 10G/25G/40G/50G/100G
    • Ethernet 25G MRMAC a – 1LP
      
      
• Aprimoramentos de IP – Sem fio
  • O-RAN
    • Função de compactação/descompactação estática/dinâmica no núcleo de IP (BFP + Modulação)
    • Nova interface para suporte às informações da extensão da seção LTE Tipo 3 e alimentar um bloco de pré-codificação de LTE externo por meio de uma única interface
    • Suporte para mapeamento de ID de feixe por slot (além do método existente por símbolo)
    • Suporte para mensagem de seção DL Tipo 3
    • Seção Tipo 0 adicionada à porta BID PDxCH
    • O tamanho máximo do pacote Ethernet aumentou para 16.000 bytes (Suporte para jumbo-frames de 9.600 bytes)

•  Aprimoramentos de IP – Armazenamento
  • NVMeHA agora é compatível com dispositivos Versal e VU23P
  • NVMeTC agora é compatível com dispositivos Versal e VU23P
  • ERNIC agora é compatível com Versal
    • Conexão nativa com MRMAC
  • AES-XTS disponível somente mediante solicitação especial

• Aprimoramentos de IP XPM
  • XPM_Memory e EMG agora compatíveis com todos os tamanhos de URAM
  • XPM_Memory e EMG agora compatíveis com combinações mistas de RAM
    • Use ram_style = "misto" 
  • XPM_Memory e XPM_FIFO permitem a desativação de asserções para suporte de simulação mais amplo
    •  DISABLE_XPM_ASSERTIONS foi adicionado

• Aprimoramentos de IP – Assistente de GT 
  • Produção do assistente Versal GTY
  • Assistente Versal GTYP disponível como EA
  • Assistente Versal GTM disponível como EA    

• Vitis HLS 2021.1 – Suporte a produção do Versal
• Calibração de tempo Versal e novos controles para operações de ponto de flutuação de bloco de DSP nativo
• Opção de pipeline flexível com lógica de fan-out inferior (pipeline de execução livre, também conhecido como frp)
• Algoritmo de particionamento automático de memória aprimorado e nova opção config_array_partition
• Novo "Navegador de fluxo" na GUI e visualizações mescladas para síntese, análise e depuração
• Suporte ao kernel de streaming "sem fim" do fluxo Vitis para menor sobrecarga de tempo de execução
• Function Call Graph Viewer com mapa de calor para II, latência e utilização de DSP/BRAM
• Nova seção do relatório de síntese para BIND_OP e BIND_STORAGE
• Tratamento de pragma orientado por dados aprimorado para melhor consistência
• Relatório Vivado e novos widgets de IP de exportação para transmitir opções para Vivado
• Novo relatório de texto após Síntese em C para refletir as informações da GUI

Integração do modelo de ML

• Modelos de aprendizado de máquina para prever e selecionar otimizações
  • Aceleração de compilação de 30% para projetos Versal

Novos recursos de síntese

• O XPM_MEMORY é compatível com o mapeamento heterogêneo de RAM
  • Matriz de memória mapeada usando todos os tipos de recursos de dispositivo: UltraRAM, Block RAM e LUTRAM
  • Uso mais eficiente de todos os recursos
  • Use parâmetro ou genérico: MEMORY_PRIMITIVE ("misto")
  • Não compatível com WRITE_MODE = NO_CHANGE
  • VHDL-2008: novo suporte para a função to_string()
  • O relatório de registro inclui substituições de RTL de genéricos e parâmetros de IP

Modelos de aprendizado de máquina na implementação

• Preveja o congestionamento de roteamento e atrasos de rota
• Melhor correlação entre a estimativa baseada em posicionamento e o roteamento real de FMAX e tempos de compilação reduzidos

opt_design -resynth_remap

• Novas otimizações de ressíntese de cone lógico orientadas por tempo que reduzem os níveis lógicos

Reprograme manualmente LUTs e registros durante o posicionamento com propriedades XDC

• PSIP_RETIMING_BACKWARD
• PSIP_RETIMING_FORWARD

Novos recursos para dispositivos Versal

• A correção de alinhamento calibrada ajusta os toques de atraso da rede de clock antes da inicialização do dispositivo para minimizar ainda mais a distorção
• A inserção automática do pipeline melhora a velocidade do clock em caminhos…
  • Entre PL e NoC e entre mecanismos de PL e IA
  • Disponível no AXI Regslice IP e usando propriedades de pipeline automático
  • Adiciona latência aos caminhos do pipeline
• Pipelines elásticos de primitivos de registrador de deslocamento (SRLs)
  • Os pipelines são criados em torno de um SRL que contém estágios de pipeline em excesso
  • O posicionador cria o pipeline ideal com base no posicionamento de origem e destino
  • Os estágios podem ser retirados do SRL para cobrir uma distância maior
  • Os estágios são absorvidos pelo SRL para reduzir o pipeline para distâncias mais curtas
  • Preserva a latência em caminhos do pipeline

Intelligent Design Runs:

• O Intelligent Design Runs (IDR) fornece acesso por botão a um novo e poderoso fluxo de fechamento de tempo automatizado
  • report_qor_suggestions
  • Previsão de estratégia de ML
  • Compilação incremental
• Disponível em projetos do Vivado e é iniciada por uma seleção de menu com o botão direito do mouse de uma execução de implementação com falha de tempo. O painel de Relatórios IDR detalha o progresso do fluxo e fornece hiperlinks para os relatórios relacionados. Uma excelente opção para usuários com dificuldade de fechamento de tempo
  • Média de ganho de QoR >10%

Melhorias do Report QoR Suggestions (RQS)

• Sugestões de QoR com reconhecimento de DFX
  • Sugestões fornecidas somente nos módulos DFX quando estático está bloqueado
  • Nenhuma sugestão que interrompa os limites de DFX
  • Sugestões de síntese corretamente controladas em execuções globais ou fora de contexto
• Avaliação incluída no relatório interativo da GUI report_qor_sugestions (RQS)

Violações de metodologia em relatórios de tempo

• Os relatórios de tempo agora incluem o resumo da Metodologia do relatório
  • Chame a atenção para violações de metodologia
  • Violações de metodologia negligenciadas podem causar falhas de tempo
• Inclui o resumo das violações da metodologia da execução mais recente de report_methodology
  • Resumo de violações da metodologia armazenado com ponto de verificação de projeto

Novos recursos de relatórios de restrição

• report_constant_path: novo comando para identificar a origem de valores lógicos constantes observados em células e pinos
  • report_constant_path <pins_or_cells_objects>
  • report_constant_path -of_objects [get_constant_path <pins_or_cells_objects>]

DFX para Versal

• Fluxos de DFX Versal disponíveis com status de produção
  • Compilação de projetos de DFX de projetos de bloco para criação de imagem de dispositivo
  • Use os Block Design Containers (BDC) de IPI Vivado para criar projetos DFX Versal
• Aproveite o IP DFX no Versal assim como no UltraScale, UltraScale+
  • DFX Decoupler IP, IP do DFX AXI Shutdown Manager para isolar interfaces não NoC
• Toda a lógica programável é parcialmente reconfigurável
  • De NoC a clocks e blocos rígidos
• Suporte à Troca de Função Dinâmica de matriz completa AIE
  • Compatível com os fluxos da plataforma Vitis

BDC para DFX

• Block Design Containers (BDC) para DFX lançados no IP Integrator
  • Compatível com todas as arquiteturas, crítico para Versal
• Coloque um projeto de bloco dentro de um projeto de bloco para criar e processar projetos de DFX
  • O UG947 mostra tutoriais de IPI BDC para dispositivos Versal e Zynq UltraScale+
  • Mais tutoriais de DFX a serem publicados no GitHub

Fluxo de inicialização de SoC clássico usando DFX

• Fluxo de inicialização de SoC clássico disponível para projetos Versal
  • Possibilita aos usuários inicializar rapidamente seu subsistema de processamento baseado em DDR e memória para executar o Linux antes de carregar a lógica programável
  • Eventos de programação separados no Versal para emular o fluxo de inicialização de Zynq
  • Geração de Pblock automático usado neste fluxo
  • Não compatível com CPM

Configuração em conjunto Versal para CPM4

• PROM em conjunto e PCIe® em conjunto para CPM4 disponível
• Os usuários que precisam de configuração de 120 ms de um endpoint de PCIe agora têm uma opção na
  GUI de personalização do CIPS para selecionar o modo de Configuração em conjunto
  • PROM em conjunto – carregue ambos os estágios do flash
  • PCIe em conjunto – carregue o estágio 1 do flash,
    estágio 2 por meio do link de PCIe via DMA
  • Nenhum – inicialização padrão

Suporte ao Abstract Shell para projetos de DFX aninhado no UltraScale+

• Subdivida sua Partição reconfigurável (RP) em várias RPs aninhadas usando DFX aninhado (pr_subdivide)
• Crie um Abstract Shell para cada RP aninhada (write_abstract_shell)
• Acelere a implementação de cada RP aninhada usando seu Abstract Shell

• Aprimoramentos do VHDL-2008
  • Matrizes sem restrições
  • Operadores condicionais
  • Operadores de redução unária
     
• Suporte à cobertura de código
  
  • Suporte ao comando write_xsim_coverage para gravação do banco de dados de cobertura intermediária

Módulo SmartLynq+

• Otimizado para Porta de depuração de alta velocidade (HSDP) Versal​
  • Programação de dispositivos e acesso à memória mais rápidos
  • Download e carregamento de dados em alta velocidade
  • Armazenamento de dados: Memória DDR de 14 GB no módulo
• Suporte à Porta de depuração de alta velocidade (HSDP)
  • Suporte para conexão com HSDP baseado em Aurora via conector USB-C
• JTAG baseado em PC4 e USB
• Suporte à porta serial UART

ChipScopy

• API Python de código aberto para ChipScopy
  • Controle e comunique-se com o dispositivo Versal e os núcleos de depuração
  • Não é necessário usar o Vivado – só precisa de um PDI/LTX
  • Benefícios
    • Crie interfaces de depuração personalizadas
    • Interface com ecossistema Python

• Versal Série AI Core: XCVC1902 e XCVC1802
• Versal Série Prime: XCVM1802
• RFSoC Zynq UltraScale+: XCZU43DR, XCZU46DR, XCZU47DR, XCZU48DR, XCZU49DR

• O Petalinux agora faz parte do Instalador unificado da AMD, além da oferta de instalação independente existente.

• Melhorias no controle de revisão
  • Nova estrutura de diretório separando fontes de produtos de saída
  • Os produtos de saída BD/IP não são mais colocados no diretório project.srcs.
  • Todos os produtos de saída residem no diretório project.gen paralelo ao project.srcs.
  
  
• Aprimoramentos no mapa de endereços
  • Visualização gráfica do Mapa de endereços em HTML
  
  
• Melhorias na criação da plataforma Vitis
  • Capacidade de identificar o Projeto Vivado como um projeto de plataforma extensível durante a criação do projeto e nas configurações do projeto
  • Adicione novos DRCs de validação da interface da plataforma
  • Execute DRCs de plataforma durante a validação para BDs da plataforma
  • Nova GUI de configuração da plataforma
  
  
• Melhorias no cache de IP
  • Capacidade de criar e usar caches de IP compactados somente leitura
  • O cache compactado pode ser apontado e não precisa ser descompactado
  
  
• Block Design Container
  • Exemplifique um BD dentro de outro BD
  
  
• CIPS (Control Interfaces and Processing System) – Versal
  • Exemplos de projetos nas lojas XHUB – Versal

Data Center

• Subsistema DMA em fila para expansão de suporte do dispositivo PCI Express (QDMA)
  • Gen3x8 em dispositivos UltraScale+ "-2LV"
  • Gen4x8 em dispositivo VU23P Virtex UltraScale+ "-2LV"
  
  
• Subsistemas de SoC adaptativo Versal para PCI Express direcionados a blocos integrados GTY, PL PCIE4 e CPM4
  • Bloco integrado para PCI Express (GTY + PL PCIE4)
  • Subsistema bridge e DMA para PCI Express (GTY + PL PCIE4 + Soft QDMA, XDMA, AXI-Bridge)
  • Modo CPM para PCI Express (GTY + CPM4)
  • CPM DMA e Modo Bridge para PCI Express (GTY + CPM4 + Hard QDMA, XDMA, AXI-Bridge)
  • PHY para PCI Express (GTY)

Vídeo e imagens

• MIPI
  • As taxas de DPHY nos dispositivos Versal aumentaram: 3.200 Mbs em dispositivos -2 e -3, 3.000 Mbs em dispositivos -1
  • Adicionado ao suporte de saída YUV420 para núcleo CSI RX
  
  
• Subsistemas DisplayPort 1.4
  • Suporte para YUV420, sincronização adaptável, HDR estático
  • Opção de eDP IP em acesso geral
  
  
• Subsistemas SDI
  • Suporte a HDR HLG
  • Exemplo de projeto pass-thru Versal VCK190
• HDMI2.0 adiciona suporte para HDCP2.3

Com fio e sem fio

• Produção completa de JESD204C
• Novo RS-FEC 200G para UltraScale+ e Versal
• Ethernet 1G/10G/25G adiciona suporte de 1 etapa e TSN
• Carimbo de data/hora do hardware 1588 1 etapa Versal MRMAC
• Suporte ao driver linux 1588 2 etapas Ethernet 10G/25G MRMAC
  • https://github.com/Xilinx/linux-xlnx/tree/xilinx-v2020.2

Armazenamento

• Novos recursos de ERNIC
  • Otimizações de recursos para suporte de largura de banda sustentada de 100G
  • Suporte para o novo dispositivo VU23P
  • Melhorias no Controle de fluxo prioritário (PFC)
  
  
• NVMeTC agora é compatível com o novo dispositivo VU23P
• Algoritmos ZLIB, GZIP e IP Lossless Compression
• O projeto de referência NVMeOF agora está disponível para as placas Alveo U50 e Bitware 250-SoC

Geral

• XPMs
  • O XPM_CDC agora está disponível por meio de IPI
  • Suporte à inicialização de URAM para Versal
  
  
• Infraestrutura e incorporado
  • Novos recursos do SmartConnect
    • Arbitragem prioritária
    • Modo de área baixa
    
    
• EMG (Embedded Memory Generator) em IPI para Versal, substituindo o Block Memory Generator
• EFG (Embedded FIFO Generator) em IPI para Versal, substituindo o FIFO Generator

Assistentes:

• Assistentes agora disponíveis para Versal
  • Assistente de transceptores GTY
  • Assistente avançado de E/S
  • Assistente de clocking
  
  
• Novos recursos do Assistente de transceptores
  • Automação completa de bloco, com seleção de pista
  • Reconfiguração imediata (somente Versal)
  • Compartilhamento Quad (somente Versal)
  • IP de bridge do transceptor (somente Versal)
  
  
• Síntese de alto nível
  • O Vitis HLS substitui o Vivado HLS no Vivado (já era o padrão para Vitis em v2020.1)
  • Adiciona diretivas de remodelagem e particionamento de matriz para as portas superiores
  • Layout simplificado do ícone da barra de ferramentas com novas seções de relatórios para interfaces e bursts de AXI-4
  • Inferência para acúmulo de ponto de flutuação do ciclo de clock único em blocos DSP para Versal
  • Os arquivos Tcl podem criar um projeto e abri-lo diretamente na GUI (vitis_hls -p <file>.tcl)
  • Novo filtro de clique único para opções não padrão em "Configurações da solução"→"Geral"
  • Testes aleatórios restritos para interfaces AXI agora visíveis na GUI
  • Opção de sinalizadores de ECC de RAM de bloco no chip por meio do pragma bind_storage
  • Dimensionamento de profundidade FIFO interativo na GUI durante CoSim
  • Suporte para programação SIMD (tipos de dados vetoriais)

Complemento para Matlab e Simulink:

• O instalador unificado fornecerá o Compositor de modelos e o System Generator em um iniciador

• Compatibilidade com VHDL-2008
  • Operadores de mudança (rol, ror, sll, srl, sla e sra)
  • Mistura de operadores lógicos escalares e de matriz
  • Atribuições sequenciais condicionais no sinal
  • Gerar caso
  • Extensões para expressões globalmente estáticas e localmente estáticas
  • Intervalos estáticos e expressões de número inteiro em limites de intervalo
  
  
• Suporte para nome hierárquico entre linguagens
  • O nome hierárquico Verilog será habilitado para acessar sinais VHDL dos módulos SV/Verilog
  
  
• Suporte ao simulador para Versal
  • AMD Simulator
  • Simuladores terceirizados
    • Cadence Xcelium
    • Mentor Graphics Questasim

• Versal AXIS-ILA
• Melhorias no fluxo de depuração
• Melhorias na automação do bloco de depuração
• Suporte para selecionar armazenamento de trace URAM e AXIS-ILA

• Suporte para tipo de string do SystemVerilog
• Suporte ao pacote de ponto fixo e de flutuação em VHDL-2008
• Pipeline automático para RAMs heterogêneas
• A diretiva de Logic Compaction é estendida para Versal LOOKAHEADs

• Melhorias do RQA e RQS

• Abstract Shell para Troca de Função Dinâmica
• Fluxo de projeto de isolamento (IDF) + DFX em um projeto

• Suporte para verificação de download (resumo e assinatura) para Windows
• O recurso somente download para instalador da Web agora compatível com duas opções
  • Baixar imagem completa (Todos os produtos)
  • Baixar somente produtos selecionados (tamanho menor)

• Novo utilitário de download de arquivo de placa e exemplo de projeto. Baixe somente o que você precisa e obtenha acesso à vasta biblioteca de soluções AMD e de terceiros no GitHub.
• Novos e aprimorados exemplos de projeto disponíveis para download

• Apresentamos novos conceitos de "Caminho" e "Rede"
  • Mantém a aparência familiar
• Teste cruzado completo com o Endereço do editor
  • Destaque por caminhos e/ou redes
• Destaque de erros em tempo real
  • A dica de ferramenta fornece detalhes da falha
•  Novo painel "Caminho do endereço"
  • Detalhes do caminho do Verbose
• Nova visualização emocional "Visualização de endereçamento"
  • Simplificado somente para conteúdo de endereçamento
  • Visualização limpa da conectividade de endereçamento

Data Center

• Aprimoramentos de ERNIC IP
  • A largura de banda e a latência foram aprimoradas para operar a taxas de linha de 100GE.
  • Aprimorado para oferecer suporte a endereço de 64 bits. Novas funções já estão disponíveis: Função PFC e comando imediato.
• Novo AES IP, para aplicativos de criptografia do Data center.
• O novo IP do controlador de meta NVMe se junta ao acelerador do host para aceleração de armazenamento.
• A solução Alveo U50 pronta para uso de NVMeOF já está disponível. Inclui um arquivo de bits de FPGA e documentação.
• Revisão importante do Subsistema de DMA em fila para PCI Express (QDMA 4.0) para melhorar o tempo, reduzir a utilização de recursos e simplificar a migração futura.

Com/sem fio

• Sem fio
  • Suporte JESD204C adicionado para GTH3/4 – Pré-produção 2020.1
  • Novo IP de interface de rádio ORAN que fornece a função O-RU (unidade de rádio O-RAN) com AXI-Stream SRS/PRACH dedicado e 32 fluxos espaciais.
  • Nova implementação opcional e 400G FEC IP que aproveita US+ 58G de hard GTM 50G KP4 FEC para economizar área e energia.
• Com fio
  • AXI Ethernet adicionou suporte para SGMII e 1000BASE-X comutáveis
  • Subsistema Ethernet 50G adicionou soft 50G 'KP2' NRZ FEC
  • Subsistema Ethernet 100G integrado adicionou soft 100G 'KP4' NRZ FEC opcional

Geral

• Firewall IP – protege as direções upstream e downstream. Este IP ajuda a isolar regiões na FPGA como serviço e outros aplicativos.
• SmartConnect IP otimizado para modos de área inferior, além de funções de acoplamento e conversão 1x1.

IPs de vídeo e imagens

• Os subsistemas SDI adicionam 12bpc e HFR no modo de interface de vídeo nativo
• O subsistema MIPI CSI Transmit adiciona suporte para formatos de cores raw16 e raw20
• O Video Mixer adiciona opções para selecionar suporte de colorimetria para BT.709 e BT.601
• Subsistemas HDMI2.0 adicionam suporte de áudio de 32 canais e de áudio 3D

• A capacidade de substituir atributos de HDL usando restrições XDC possibilita a modificação do comportamento de síntese sem modificar o código-fonte HDL.
• Reutilize e integre projetos de diferentes linguagens com passagem avançada de parâmetros e genéricos entre diferentes linguagens no mesmo projeto.
• O desempenho da ferramenta é significativamente aprimorado ao lidar com chamadas de função. Melhorias foram feitas em todas as linguagens.
• Uma nova diretiva chamada Logic Compaction implementa funções aritméticas de baixa precisão usando recursos lógicos mínimos.
• O mapeamento de memória é significativamente aprimorado ao balancear matrizes em diferentes tipos de recursos para evitar a alta utilização de um determinado tipo de recurso.

Troca de Função Dinâmica (DFX)

• O DFX aninhado permite que os usuários coloquem uma ou mais regiões dinâmicas dentro de uma região dinâmica para estender ainda mais a flexibilidade de DFX
  • Suporta UltraScale e UltraScale+
  • Status de produção, sem suporte ao projeto
• Benefícios
  • Verificação mais simples
  • Tempo de atividade da placa do data center
  • Granularidade mais fina
• Todos os IPs existentes para reconfiguração parcial foram substituídos por IPs equivalentes com terminologia da Troca de Função Dinâmica
  • Os IPs são funcionalmente equivalentes aos seus predecessores e são facilmente atualizados de PR para DFX

Fluxo do projeto de implementação

• Os Pblocks são agora do tipo FLEXÍVEL por padrão
• A única exceção: Os Pblocks de DFX têm limites rígidos por definição e não podem se tornar FLEXÍVEIS
• Benefício
  • O posicionamento da célula fora dos limites do Pblock pode melhorar o desempenho do projeto (menor comprimento do fio, menos congestionamento)

Análise de projeto e fechamento de tempo

• O Report QoR Suggestions prevê até 3 estratégias personalizadas para melhor desempenho
  • Previsto para fornecer melhores resultados do que o padrão e o Performance_Explore
  • Economiza tempo de compilação e esforço para derrubar muitas estratégias.
  • Execute report_qor_assessment (RQA) para verificar se o projeto é compatível com a previsão da estratégia.
• O relatório report_ram_utilization foi completamente revisado para fornecer informações relevantes.
  • Faça compensações de recursos de memória
  • Identifique DRAMs ineficientes
  • Veja as otimizações pós-opção
  • Gargalos de desempenho/energia

Análise de energia

• Agora, o Vivado oferece suporte a relatórios por trilho de energia
  • Os relatórios de energia calculam a corrente atual em comparação com os orçamentos atuais para os trilhos e suprimentos
  • As definições de trilho de energia estão incluídas nos arquivos da placa
• Os relatórios de trilho agora estão disponíveis para Alveo U50