Novidades no AMD Vivado™

• Novos dispositivos suportados:
  • Versal AI Série Edge de 2ª geração: XC2VE3504, XC2VE3558, XC2VE3804, XC2VE3858
  • Versal Série Prime de 2ª geração: XC2VM3558 e XC2VM3858

• Redução do tempo de compilação da otimização física (PhysOpt)
• Controle de otimização global ou em nível de módulo com atualizações para retemporização
• Suporte para adicionar um RTL com XPMs NoC no BD (block design, projeto de bloco) de nível superior usando a referência de módulo
• Conexões AXI simplificadas entre instâncias SV e criação e gerenciamento automático de envoltórios para todos os IPs e BDs AMD
• Replicação de BUFG_FABRIC por SLR e por coluna VNoC para redes de alta dispersão
• Mensagens aprimoradas em configurações de propriedade pblock mutuamente exclusivas

• Um novo modo de área ultrabaixa suportado para Switch AXI e AXI SmartConnect IP via parâmetro de ESTRATÉGIA
• Novas visualizações em diagramas de blocos e swim-lane disponíveis no PS Wizard IP para o Versal Série Prime de 2ª geração e Versal Série AI Edge de 2ª geração

• Novo visual e funcionalidade do IDE, tornando a interface visualmente atraente com o layout modernizado, a introdução de novos temas claros e escuros e a página de boas-vindas reformulada.
• Novo relatório de cruzamento entre SLRs e novas opções de análise de cruzamento de SLR adicionadas aos relatórios de temporização existentes para uma melhor análise de QoR
• Novo legalizador ECO para verificações DRC e suporte para o modo acionado por temporização no colocador ECO
• Novas opções para possibilitar a configuração segmentada no Gerenciador de Hardware Vivado para fluxos de programação direta e indireta (flash)

• Novo switch "is_reconfigurable" adicionado ao comando get_dfx_footprint existente para localizar blocos não reconfiguráveis
• Uma nova propriedade somente leitura "IS_DFX" em pblocks reconfiguráveis

• Suporte ampliado à linguagem para os recursos do VHDL 2019 usados em simulação, como elementos de porta de referência em declarações de porta, regularização de declarações de componentes, atributos de tipos enumerados, expressões de intervalo -- 'range'record, 'range'value, inferência de subtipo a partir do valor inicial, subtipo de retorno de função inferido pelo contexto, ponto e vírgula opcional no final da lista de interfaces.

• Dispositivos prontos para produção:
  • Spartan UltraScale+: XCSU10P, XCSU25P e XCSU35P
    
• Em dispositivos de acesso geral (GA):
  • Versal AI Série Edge de 2ª geração: XC2VE3558, XC2VE3504, XC2VE3858 e XC2VE3804
  • Versal Série Prime de 2ª geração: XC2VM3558 e XC2VM3858

• Capacidade de inicializar em primeiro lugar o sistema de processamento e carregar dinamicamente a PL em tempo real, permitindo a rápida inicialização do sistema operacional e diversos fluxos de sequência de inicialização
• Opção para ativar a compensação da distorção calibrada para minimizar as distorções locais e globais apenas para dispositivos SSIT Versal ​​
• Divida o tempo dos requisitos de QoS e largura de banda para maximizar o desempenho da NoC
• Novo planejador do Pblock; um local completo, com tudo relacionado à criação de um pblock
• Suporte aprimorado a diretivas/subdiretivas para ganho de QoR, fornecendo um script Tcl que mapeia automaticamente as diretivas padrão no fluxo padrão para as novas diretivas/subdiretivas no fluxo avançado​

• Um IP de comutador AXI baseado em RTL totalmente personalizável que serve como uma ponte entre diferentes tipos e larguras de interface AXI
• Duas visualizações dedicadas de "Clocking e redefinição" e "Interrupção e AXI-4 Lite" no IP Integrator, fornecendo mais informações
• Nova GUI de endereçamento para agrupamento automático dos espaços de endereço equivalentes para dispositivos Versal Série Prime de 2ª geração e Versal AI Série Edge de 2ª geração

• Suporte para GUI para report_dfx_summary, que fornece acesso direto a dados específicos de DFX para depuração avançada ​

• Suporte adicionado para as estruturas VHDL 2019 para simulação, como expressões condicionais, retorno condicional, registro vazio e visualização de modo para interfaces e exclusão de cobertura de código etc.

• Novo fluxo avançado para todos os dispositivos Versal, permitindo posicionamento baseado em partições e P&R paralelas para reduzir o congestionamento e a capacidade de roteamento para um encerramento rápido do projeto
• Capacidade de inicializar em primeiro lugar o subsistema de processamento, ao adiar a configuração da lógica programável, permitindo a rápida inicialização do sistema operacional e diversos fluxos de sequência de inicialização
• Aprimoramentos na GUI para Pblocks durante o planejamento do plano de layout de circuito integrado, incluindo dicas de ferramentas, posicionamento em "modo snap" e acesso rápido às configurações de propriedade

• Suporte para predefinição em tempo real para IP MicroBlaze V
• Capacidade de configurar os principais componentes de IP rígido em dispositivos Versal, como CIPS, NoC e transceptores de RTL de nível superior
• HDL em linha de IP do utilitário para carregamento e configuração de IP mais rápidos

• Visualização avançada do plano de layout de circuito integrado DFX para facilitar a implementação
• Relatório de resumo de DFX das principais métricas para orientar os usuários para otimização

• Novo utilitário para depuração de PDI (decodificar e analisar erros de configuração de inicialização)
• Renomeação de biblioteca compartilhada do kernel para Xilinx Simulator Interface (XSI)

Dispositivos prontos para produção

• Dispositivos Versal AI Core: XQVC1702

• Suporte a cobertura de código
• Ferramentas de simulação atualizadas para ferramentas terceirizadas
• Suporte avançado para fluxo de simulação de exportação

• Geração de fluxo de bits por meio de vários threads – Extensão do suporte para Versal
• Processamento MARK_DEBUG flexível durante PNR
• Novas otimizações físicas pós-posicionamento
• Suporte ao VHDL-2019

• Melhorias do Intelligent Design Run (IDR) – Para projetos Versal e UltraScale+
• Aprimoramentos do Report QoR Assessment (RQA)

• Fallback de MSCAN para AXI Debug Hub para Versal
  
• Suporte para depuração de DFX para fluxo de "inserção" — Versal

Subsistemas de PCIe

• Drivers do host x86 CPM5 para Linux e DPDK
• Melhoria no desempenho no QDMA v5.0

Com fio

• Produção de DCMAC, HSC, QSGMII no Versal Premium
• Versal 400G com RS-FEC e Interlaken rígido na FEC MRMAC

Sem fio

• IP DFE do RFSoC – Novo IP PRACH FT, IP PRACH atualizado para multibanda, aprimoramentos EoU da ferramenta Eval
• Redução de recursos ORAN-PL para células macro/pequenas
• Suporte multibanda avançado

Memória

• Acesso público ao Versal HBMZE
• Simulação C do sistema HBM2E

Infraestrutura, incorporado, assistentes de GT

• Ativação de ECC no soft CAN e no AXI Stream FIFO

Multimídia

• DisplayPort 2.1 Tx
• Conformidade HDMI 2.1 em ZU+
• Aprimoramentos de IP do DSP e IP do MIPI CSI RX
• Novo exemplo de projeto de MIPI CSI -2 RX em VEK280
• Acesso Geral à VDU

• Dispositivos habilitados no Enterprise Edition do Vivado ML
  • Versal™ Série Premium: XCVP1702, XCVP1802, XCVP1102

• Dispositivos habilitados no Standard Edition e no Enterprise Edition
  • SOM Kria™: XCK24

• Dispositivos prontos para produção
  • Versal Série Premium: XCVP1202
  • Versal Série Prime: XCVM1502
  • Versal Série AI Core: XCVC1702, XCVC1502

• Redução de 25% na instalação de pico da área ocupada pelo disco

Infraestrutura e incorporado

• Soft IP da Unidade de proteção de endpoint (EPU) para proteger agentes AXI residentes na PL

Armazenamento

• NIC habilitada para RDMA incorporado (ERNIC) agora é compatível com até 2 mil pares de filas (QP)

Assistente do transceptor de gigabits (GT)

• Agora, os Versal GTMS são compatíveis com comutação de taxa entre meia densidade e total
• 16 configurações para Versal GTY/GTYP (limitado à capacidade interna de BRAM)

Com fio

• Subsistemas MAC Ethernet multitaxa (MRMAC) de 100G
  • Suporte a pista serial 100G Ethernet 106G ativado
• Subsistema MAC Ethernet multitaxa (DCMAC) de 600G
  • Suporte a pista serial 100GE, 200GE, 400GE 106G ativado
• Aurora 64B/66B
  • Suporte adicionado para 16 pistas de GTYP ou Módulo transceptor de gigabits (GTM) no Versal Premium

Sem fio

• IP Update DFE do RFSoC Zynq™: Filtro de canal e compartilhamento UL/DL DUC-DDC
• Atualização de DPD DFE RFSoC Zynq: Redução de recursos de PL
• TRD O-RU DFE RFSoC Zynq: Atualizado somente com baixo processamento físico

Subsistemas PCIe®

• Drivers do host x86 CPM5 para Linux e DPDK em versão pública no GitHub
• Projeto de simulação de BMD PCIe CPM5 Versal (da loja CED)
• Projeto de PCIe em conjunto com Versal CPM (da loja CED)
• Melhoria no desempenho/utilização de recursos no QDMA v5.0

Multimídia

• Ativação do Versal AI Edge de IPs flexíveis e Unidade de decodificação de vídeo (VDU)
• Warp Processor IP em produção
• Ativação da solução multimídia Ultra HD 8K para
  • HDMI2.1
  • IP Video Mixer

• Suporte ao AXI Streaming NoC MXN no IP Integrator
• Novo recurso de remapeamento de endereço
• Vivado para verificação de sintaxe padrão
• Visualização do caminho do endereço
• Formato XML para JSON para arquivos XCI

• Suporte para "classe de interface" do SystemVerilog
• Suporte para depuração para objetos do SystemVerilog de tipo de referência por meio do comando tcl e janela de objetos
• Compatibilidade com VHDL-2008

• Suporte para depurador PCIe em novas arquiteturas Versal
  • VP1502
  • VP1702
  • VP1802
• Suporte para depurador HBM2E em dispositivos Versal HBM
• Suporte ao testador de taxa de erro de bits integrado (IBERT) em novas arquiteturas Versal
  • VP1502
  • VP1702
  • VP1802

• Otimização de QoR para redes de fan-out altas
• Replicação do posicionador para blocos de IP rígido
• Duas novas restrições de particionamento para projetos SSI
• Opção de decomposição de LUT para reduzir o congestionamento
• Implementação incremental habilitada para dispositivos monolíticos Versal
• Suporte a fluxo ECO para dispositivos Versal

• Novo conteúdo adicionado ao relatório de avaliação QoR
• Melhoria média de 5% no QoR para projetos Versal quando Intelligent Design Runs está habilitado

• Suporte a DFX para dispositivos SSI
• Suporte ao Abstract Shell para dispositivos Versal Premium e Versal HBM
• Suporte ao Abstract Shell para o modo baseado em projeto

Os seguintes dispositivos foram habilitados no Enterprise Edition do Vivado ML

• Versal Série AI Core de nível de defesa: XQVC1902
• Versal Série AI Core de nível espacial: XQRVC1902
• Versal Série AI Core: XCVC1702, XCVC1502
• Versal Série AI Edge: XCVE1752
• Versal Série Prime de nível de defesa: XQVM1802
• Versal Série Prime: XCVM1402, XCVM1302, XCVM1502
• Versal Série Premium: XCVP1202

Os seguintes dispositivos foram habilitados no Standard Edition e Enterprise Edition

• Artix UltraScale+: XCAU15P, XCAU10P
• MPSoCs Zynq UltraScale+: XAZU1EG

Com fio

• Suporte ao Versal Premium:
  • Subsistema Ethernet 600G
  • Interlaken 600G com subsistema RS-FEC
  • Subsistema do mecanismo de criptografia de alta velocidade (HSC)
  • Aurora 64B/66B NRZ GTM
  • JESD204C 64B/66B GTM
• Aurora 8B/10B compatível com GTH Artix UltraScale+
• Predefinição do GTM PAM4 Ethernet 64G disponível
• Predefinição do GTM XSR (Curto alcance extra) disponível

• Estimativa de recursos baseada em ML
• Formato mais simples para controle de revisão do usuário
• Aprimoramento de referência do módulo
  • Adicione o projeto de bloco como referência de módulo em outro BD
• A automação de blocos CIPS agora é compatível com DDR e LPDDR simultaneamente
• Planejador de Hardblock Versal em produção no 2022.1

• Corte em agregados – VHDL 2008
• Nome da unidade de projeto para SystemC na janela de escopos

• Conscientização sobre violação da metodologia de projeto
  • Avisos pop-up ao abrir um projeto com violações
• Relatório interativo de avaliação de QoR
  • Pontuação do Report QoR Assessment (RRQA) exibida em execuções de projeto
• Acesse facilmente os recursos de fechamento de tempo nos projetos
  • Para a Versal, agora temos estratégias de ML e Intelligent Design Runs
• Fluxo de sugestões automáticas de QoR
  • Use ao iterar projetos com prazos difíceis de cumprir
• Melhorias na QoR Versal em todo o Vivado
  • Melhoria média de 5 a 8% na QoR

• Suporte ao depurador IBERT e ao PCIe para Versal H10
• Suporte para o acionador na inicialização com Versal ILA e qualificação de armazenamento
• Aprimoramentos de Chipscopy

Os seguintes dispositivos foram habilitados no Enterprise Edition e Standard Edition do Vivado ML

• Dispositivos Artix UltraScale+: XCAU20P e XCAU25P

Aprimoramentos de tempo e QoR:

• Fornece suporte para usuários inserirem restrições de produtividade de alto nível
• Melhora a precisão da estimativa de tempo de HLS: Quando a HLS relata o encerramento de temporização, a síntese de RTL no Vivado também deve esperar cumprir a temporização

Aprimoramentos na facilidade de uso

Adicione o relatório de adaptadores de interface nos relatórios de Síntese em C:

• Os usuários precisam saber o impacto dos recursos que os adaptadores de interface têm em seu projeto
• Os adaptadores de interface têm propriedades variáveis que afetam a QoR do projeto
• Algumas dessas propriedades têm controles de usuário associados que devem ser relatados aos usuários
• A versão em texto dos relatórios bind_op e bind_storage é fornecida

Análise e relatórios

O Function Call Graph Viewer tem alguns novos recursos:

• Nova capacidade de aumentar e diminuir o zoom baseada em arrastar do mouse
• Novo recurso de visão geral que mostra o gráfico completo e permite que o usuário aumente o zoom em partes do gráfico geral
• Todas as funções e loops são mostrados junto com seus dados de simulação

Um novo Timeline Trace Viewer agora está disponível após a simulação. Este visualizador mostra o perfil de tempo de execução do seu projeto e permite que o usuário permaneça na GUI do Vitis HLS.

• Suporte ao GTM Versal Premium para predefinição de 600G Interlaken
• Suporte ao GTM Versal Premium para predefinição de 100GE
• Novo suporte de simulação de 600G Interlaken integrado ao Versal Premium
• O IP EPC agora é compatível com dispositivos Versal
• A memória XPM e o XPM FIFO agora são compatíveis com o modo RAM misto
  usando 'ram_style = "misto"
• O IP Lossless Compression adicionou suporte para um modo de descompactação avançada, duplicando a produtividade para um custo de LUT adicionado
• Suporte para subsistemas PCIe liberado para FPGAs Artix UltraScale+
• Suporte para dispositivos de subsistemas PCIe expandido para SoCs adaptativos Versal

Intelligent Design Runs (IDR)

• Conteúdo aprimorado de relatórios:
  • Removidas entradas irrelevantes da tabela e links inativos
  • Estatísticas de projeto adicionadas para todos os estágios
• Geração de fluxo de bits disponível como uma seleção de menu do botão direito do mouse
• Encerrar execuções disponível como uma seleção de menu do botão direito do mouse

Previsão da diretiva de posicionamento baseada em ML

• Até 3 diretivas de posicionamento de melhor desempenho são previstas no tempo de execução do place_design
• Use a opção de diretiva place_design com valores: Auto_1, Auto_2 e Auto_3

• Versal™ Série AI Core: – XCVC1902 e XCVC1802
• Versal Série Prime: – XCVM1802
• Dispositivo Virtex™ UltraScale+™ HBM: XCVU57P

• Versão do Flexlm atualizada para 11.17.2.0
  • Suporte a versões de 64 bits somente do Linux e do Windows
  • O cliente que usa a licença temporária deve atualizar os utilitários de licenciamento para o Flexlm 11.17.2.0

• Block Design Container
  • 2021.1 é a versão de produção para Block Design Containers.
  • Possibilita o projeto modular para reutilização
  • Permite projetos baseados em equipe
  • Ativa o fluxo de DFX no modo de projeto
  • Capacidade de especificar variantes para simulação e síntese
  • Gerenciamento de endereços para BDCs a partir do BD de nível superior
    
• Vivado Store
  • Baixe placas e exemplos de projetos do GitHub
  • Os parceiros de placa terceirizados podem contribuir para esses repositórios de forma assíncrona para as versões do Vivado
    
• Melhorias no controle de revisão de IP/IPI
  • Migração de projetos mais antigos do Vivado para uma nova estrutura de diretórios
    
• CIPS 3.0
  • Nova arquitetura de IP do CIPS para modelo hierárquico
  • Nova interface de usuário modular
  
  
• Editor de texto Vivado – Sigasi Backend
  • Servidor de protocolo de linguagem com suporte para:​
    • Preenchimento automático
    • Vá para Definição/Encontrar usos
    • Dicas de ferramentas
    • Recuo (faixa somente em VHDL)
    • Avisos e erros de sintaxe conforme você digita
    • Dobramento de código
    • Realce semântico
    
    
• Assistência ao IPI Designer para CIPS e NoC
  • Possibilita a automação de blocos intuitiva para conectividade NoC e CIPS
  • Permite a criação mais fácil de projetos que acessam toda a memória disponível conectada ao dispositivo ou na placa, por exemplo, DDR e LPDDR
  
  
• Atribuição de DDR Non-Power of 2 por meio de interconexão
  • O IPI agora oferece suporte a atribuições de endereço Non-Power-of-2 (NPOT) em caminhos de endereço com um ou mais IPs SmartConnect

• Aprimoramentos do IP Packager
  • Melhorias na experiência do cliente do Packager
    • Conectividade de interfaces personalizadas em IPI/IP personalizado
    • Memória XPM no Packager
    • Capacidade de identificar arquivos como SV ou VHDL-2008 no Packager a partir do pacote de um IP de um diretório
  • Versão de produção para IP RTL fornecido como kernel Vitis
    • DRCs específicos do kernel dentro do IP Packager
    • Facilidade de uso
    • Preservação de metadados nesses IPs empacotados para uso do kernel Vitis

• Aprimoramentos de IP – Data Center
  • Subsistemas PCIe
    • Suporte de acesso antecipado para CPM5, PL PCIE5 e GTYP no Versal Premium
    • Suporte a CPM4 no Verification IP (VIP) do CIPS Versal para simulação
  • Apresentamos o Algorithmic CAM IP
    • EA para dispositivos US+
  • Melhoria do CII AXI para a função de modo de leitura dinâmica
  • Suporte ao SmartConnect para faixas de endereços non-power-of-two
  • Versão e documentação do API da biblioteca Xilsem em UG643
  • Adições de suporte a dispositivos SEM IP core para dispositivos US+

• Aprimoramentos de IP – Vídeo e imagem
  • IPs de interface de vídeo e imagem
    • O subsistema CSI TX adiciona suporte para YUV422 de 10 bits
    • Os DisplayPort Subsystems adicionam suporte para o recurso de repetidor HDCP2.2/2.3
    • HDMI2.1 (acesso controlado) adiciona suporte para HDR dinâmico e recursos de jogos aprimorados (VRR, FVA, QMS e ALLM)
  • Novo IP: Warp Processor para manipular digitalmente as imagens
    • Compatível com distorção de trapézio, distorções de barril e almofada e distorções arbitrárias
    • Dimensionamento: 0,5x, 1x, 2x; Rotação: -90 a +90 graus
    • Resoluções de 320 x 240 a 3.840 x 2.160, com suporte multicanal
    • Entrada e saída: 8/10/12 bpc YUV, RGB

• Aprimoramentos de IP – Com fio
  • Subsistema Ethernet multitaxa 100G – MRMAC
    • GTM NRZ Ethernet 10G/25G/40G/50G/100G
    • Ethernet 25G MRMAC a – 1LP
      
      
• Aprimoramentos de IP – Sem fio
  • O-RAN
    • Função de compactação/descompactação estática/dinâmica no núcleo de IP (BFP + Modulação)
    • Nova interface para suporte às informações da extensão da seção LTE Tipo 3 e alimentar um bloco de pré-codificação de LTE externo por meio de uma única interface
    • Suporte para mapeamento de ID de feixe por slot (além do método existente por símbolo)
    • Suporte para mensagem de seção DL Tipo 3
    • Seção Tipo 0 adicionada à porta BID PDxCH
    • O tamanho máximo do pacote Ethernet aumentou para 16.000 bytes (Suporte para jumbo-frames de 9.600 bytes)

• Aprimoramentos de IP – Armazenamento
  • NVMeHA agora é compatível com dispositivos Versal e VU23P
  • NVMeTC agora é compatível com dispositivos Versal e VU23P
  • ERNIC agora é compatível com Versal
    • Conexão nativa com MRMAC
  • AES-XTS disponível somente mediante solicitação especial

• Aprimoramentos de IP XPM
  • XPM_Memory e EMG agora compatíveis com todos os tamanhos de URAM
  • XPM_Memory e EMG agora compatíveis com combinações mistas de RAM
    • Use ram_style = "misto"
  • XPM_Memory e XPM_FIFO permitem a desativação de asserções para suporte de simulação mais amplo
    • DISABLE_XPM_ASSERTIONS foi adicionado

• Aprimoramentos de IP – Assistente de GT
  • Produção do assistente Versal GTY
  • Assistente Versal GTYP disponível como EA
  • Assistente Versal GTM disponível como EA

• Vitis HLS 2021.1 – Suporte a produção do Versal
• Calibração de tempo Versal e novos controles para operações de ponto de flutuação de bloco de DSP nativo
• Opção de pipeline flexível com lógica de fan-out inferior (pipeline de execução livre, também conhecido como frp)
• Algoritmo de particionamento automático de memória aprimorado e nova opção config_array_partition
• Novo "Navegador de fluxo" na GUI e visualizações mescladas para síntese, análise e depuração
• Suporte ao kernel de streaming "sem fim" do fluxo Vitis para menor sobrecarga de tempo de execução
• Function Call Graph Viewer com mapa de calor para II, latência e utilização de DSP/BRAM
• Nova seção do relatório de síntese para BIND_OP e BIND_STORAGE
• Tratamento de pragma orientado por dados aprimorado para melhor consistência
• Relatório Vivado e novos widgets de IP de exportação para transmitir opções para Vivado
• Novo relatório de texto após Síntese em C para refletir as informações da GUI

Integração do modelo de ML

• Modelos de aprendizado de máquina para prever e selecionar otimizações
  • Aceleração de compilação de 30% para projetos Versal

Novos recursos de síntese

• O XPM_MEMORY é compatível com o mapeamento heterogêneo de RAM
  • Matriz de memória mapeada usando todos os tipos de recursos de dispositivo: UltraRAM, Block RAM e LUTRAM
  • Uso mais eficiente de todos os recursos
  • Use parâmetro ou genérico: MEMORY_PRIMITIVE ("misto")
  • Não compatível com WRITE_MODE = NO_CHANGE
  • VHDL-2008: novo suporte para a função to_string()
  • O relatório de registro inclui substituições de RTL de genéricos e parâmetros de IP

Modelos de aprendizado de máquina na implementação

• Preveja o congestionamento de roteamento e atrasos de rota
• Melhor correlação entre a estimativa baseada em posicionamento e o roteamento real de FMAX e tempos de compilação reduzidos

opt_design -resynth_remap

• Novas otimizações de ressíntese de cone lógico orientadas por tempo que reduzem os níveis lógicos

Reprograme manualmente LUTs e registros durante o posicionamento com propriedades XDC

• PSIP_RETIMING_BACKWARD
• PSIP_RETIMING_FORWARD

Novos recursos para dispositivos Versal

• A correção de alinhamento calibrada ajusta os toques de atraso da rede de clock antes da inicialização do dispositivo para minimizar ainda mais a distorção
• A inserção automática do pipeline melhora a velocidade do clock em caminhos…
  • Entre PL e NoC e entre mecanismos de PL e IA
  • Disponível no AXI Regslice IP e usando propriedades de pipeline automático
  • Adiciona latência aos caminhos do pipeline
• Pipelines elásticos de primitivos de registrador de deslocamento (SRLs)
  • Os pipelines são criados em torno de um SRL que contém estágios de pipeline em excesso
  • O posicionador cria o pipeline ideal com base no posicionamento de origem e destino
  • Os estágios podem ser retirados do SRL para cobrir uma distância maior
  • Os estágios são absorvidos pelo SRL para reduzir o pipeline para distâncias mais curtas
  • Preserva a latência em caminhos do pipeline

Intelligent Design Runs:

• O Intelligent Design Runs (IDR) fornece acesso por botão a um novo e poderoso fluxo de fechamento de tempo automatizado
  • report_qor_suggestions
  • Previsão de estratégia de ML
  • Compilação incremental
• Disponível em projetos do Vivado e é iniciada por uma seleção de menu com o botão direito do mouse de uma execução de implementação com falha de tempo. O painel de Relatórios IDR detalha o progresso do fluxo e fornece hiperlinks para os relatórios relacionados. Uma excelente opção para usuários com dificuldade de fechamento de tempo
  • Média de ganho de QoR >10%

Melhorias do Report QoR Suggestions (RQS)

• Sugestões de QoR com reconhecimento de DFX
  • Sugestões fornecidas somente nos módulos DFX quando estático está bloqueado
  • Nenhuma sugestão que interrompa os limites de DFX
  • Sugestões de síntese corretamente controladas em execuções globais ou fora de contexto
• Avaliação incluída no relatório interativo da GUI report_qor_sugestions (RQS)

Violações de metodologia em relatórios de tempo

• Os relatórios de tempo agora incluem o resumo da Metodologia do relatório
  • Chame a atenção para violações de metodologia
  • Violações de metodologia negligenciadas podem causar falhas de tempo
• Inclui o resumo das violações da metodologia da execução mais recente de report_methodology
  • Resumo de violações da metodologia armazenado com ponto de verificação de projeto

Novos recursos de relatórios de restrição

• report_constant_path: novo comando para identificar a origem de valores lógicos constantes observados em células e pinos
  • report_constant_path <pins_or_cells_objects>
  • report_constant_path -of_objects [get_constant_path <pins_or_cells_objects>]

DFX para Versal

• Fluxos de DFX Versal disponíveis com status de produção
  • Compilação de projetos de DFX de projetos de bloco para criação de imagem de dispositivo
  • Use os Block Design Containers (BDC) de IPI Vivado para criar projetos DFX Versal
• Aproveite o IP DFX no Versal assim como no UltraScale, UltraScale+
  • DFX Decoupler IP, IP do DFX AXI Shutdown Manager para isolar interfaces não NoC
• Toda a lógica programável é parcialmente reconfigurável
  • De NoC a clocks e blocos rígidos
• Suporte à Troca de Função Dinâmica de matriz completa AIE
  • Compatível com os fluxos da plataforma Vitis

BDC para DFX

• Block Design Containers (BDC) para DFX lançados no IP Integrator
  • Compatível com todas as arquiteturas, crítico para Versal
• Coloque um projeto de bloco dentro de um projeto de bloco para criar e processar projetos de DFX
  • O UG947 mostra tutoriais de IPI BDC para dispositivos Versal e Zynq UltraScale+
  • Mais tutoriais de DFX a serem publicados no GitHub

Fluxo de inicialização de SoC clássico usando DFX

• Fluxo de inicialização de SoC clássico disponível para projetos Versal
  • Possibilita aos usuários inicializar rapidamente seu subsistema de processamento baseado em DDR e memória para executar o Linux antes de carregar a lógica programável
  • Eventos de programação separados no Versal para emular o fluxo de inicialização de Zynq
  • Geração de Pblock automático usado neste fluxo
  • Não compatível com CPM

Configuração em conjunto Versal para CPM4

• PROM em conjunto e PCIe® em conjunto para CPM4 disponível
• Os usuários que precisam de configuração de 120 ms de um endpoint de PCIe agora têm uma opção na
  GUI de personalização do CIPS para selecionar o modo de Configuração em conjunto
  • PROM em conjunto – carregue ambos os estágios do flash
  • PCIe em conjunto – carregue o estágio 1 do flash,
    estágio 2 por meio do link de PCIe via DMA
  • Nenhum – inicialização padrão

Suporte ao Abstract Shell para projetos de DFX aninhado no UltraScale+

• Subdivida sua Partição reconfigurável (RP) em várias RPs aninhadas usando DFX aninhado (pr_subdivide)
• Crie um Abstract Shell para cada RP aninhada (write_abstract_shell)
• Acelere a implementação de cada RP aninhada usando seu Abstract Shell

• Aprimoramentos do VHDL-2008
  • Matrizes sem restrições
  • Operadores condicionais
  • Operadores de redução unária
    
• Suporte à cobertura de código
  
  • Suporte ao comando write_xsim_coverage para gravação do banco de dados de cobertura intermediária

Módulo SmartLynq+

• Otimizado para Porta de depuração de alta velocidade (HSDP) Versal​
  • Programação de dispositivos e acesso à memória mais rápidos
  • Download e carregamento de dados em alta velocidade
  • Armazenamento de dados: Memória DDR de 14 GB no módulo
• Suporte à Porta de depuração de alta velocidade (HSDP)
  • Suporte para conexão com HSDP baseado em Aurora via conector USB-C
• JTAG baseado em PC4 e USB
• Suporte à porta serial UART

ChipScopy

• API Python de código aberto para ChipScopy
  • Controle e comunique-se com o dispositivo Versal e os núcleos de depuração
  • Não é necessário usar o Vivado – só precisa de um PDI/LTX
  • Benefícios
    • Crie interfaces de depuração personalizadas
    • Interface com ecossistema Python