Nouveautés AMD Vivado™

• Nouveaux appareils pris en charge :
  • Série Versal AI Edge Gen2 : XC2VE3504, XC2VE3558, XC2VE3804, XC2VE3858 ​
  • Série Versal Prime Gen2 : XC2VM3558, XC2VM3858

• Réduction du temps de compilation de l'optimisation physique (PhysOpt)
• Contrôle de l'optimisation global ou au niveau du module avec mises à jour pour la resynchronisation
• Prise en charge de l'ajout d'un RTL avec des XPM NoC dans la conception de bloc de premier niveau (BD) à l'aide du référencement de module
• Connexions AXI simplifiées entre les instances SV, et création et gestion automatiques du wrapper pour toutes les IP et BD AMD
• La réplication BUFG_FABRIC par SLR et par colonne VNoC pour les réseaux à haute dispersion
• Amélioration de la messagerie sur les paramètres de propriété pblock mutuellement exclusifs

• Un nouveau mode de zone ultra-basse est pris en charge pour le commutateur AXI et l'IP AXI SmartConnect via le paramètre STRATEGY
• De nouveaux diagrammes de blocs et vues de couloir sont disponibles dans l'outil PS Wizard IP pour les modèles des séries Versal Prime Gen2 et Versal AI Edge Gen2.

• Nouvelle apparence pour l'IDE, avec une interface visuellement attrayante grâce à la mise en page modernisée, l'introduction de nouveaux thèmes clairs et sombres, ainsi qu’une page d'accueil entièrement repensée.
• Ajout d'un nouveau rapport de croisement SLR et de nouvelles options de croisement SLR aux rapports de synchronisation existants pour une meilleure analyse QoR
• Nouveau légaliseur ECO pour les contrôles DRC et prise en charge du mode commandé par calage dans le placeur ECO
• Nouvelles options permettant d'activer la configuration segmentée dans Vivado Hardware Manager pour les flux de programmation directe et indirecte (flash)

• Nouveau commutateur « is_reconfigurable » ajouté à la commande get_dfx_footprint existante pour identifier les tuiles non reconfigurables
• Nouvelle propriété « IS_DFX » en lecture seule sur les pblocks reconfigurables ​

• Prise en charge étendue des langages pour les constructions VHDL 2019 pour la simulation, tels que les éléments de port de référence dans la déclaration de port, régulariser les déclarations de composants, les attributs de types énumérés, les expressions de plage ('range'record, 'range'value), l'inférence du sous-type à partir de la valeur initiale, le sous-type de retour de fonction déduit du contexte, le point-virgule facultatif à la fin de la liste d'interface.

• Appareils prêts pour la production :
  • Spartan UltraScale+ : XCSU10P, XCSU25P, XCSU35P
    
• Appareils en accès général (GA) :
  • Série Versal AI Edge Gen2 : XC2VE3558, XC2VE3504, XC2VE3858, XC2VE3804 ​
  • Série Versal Prime Gen2 : XC2VM3558, XC2VM3858

• Possibilité de démarrer le sous-système de traitement en premier et de charger dynamiquement la logique programmable à la volée, ce qui permet un démarrage rapide du système d'exploitation et des diverses séquences d'amorçage
• Option permettant d'activer la compensation d'inclinaison étalonnée afin de minimiser les divergences locales et globales pour les appareils Versal SSIT uniquement ​​
• Découpage temporel des exigences en matière de qualité de service et de bande passante afin de maximiser les performances du NoC
• Nouveau planificateur Pblock, un guichet unique regroupant tout ce qui concerne la création d'un pblock
• Amélioration de la prise en charge des directives/sous-directives pour un gain en termes de qualité des résultats en fournissant un script TCL qui fait automatiquement correspondre les directives par défaut dans le flux standard aux nouvelles directives/sous-directives dans le flux avancé

• Une IP de commutateur AXI basée sur RTL entièrement personnalisable qui sert de pont entre les différents types et largeurs d'interface AXI
• Deux vues dédiées « Clocking and Reset » et « Interrupt and AXI-4 Lite » dans IP Integrator, pour fournir plus d'informations
• Nouvelle GUI pour le regroupement automatique des espaces d'adresses équivalents pour les appareils de la série Versal Prime Gen2 et de la série Versal AI Edge Gen2

• Prise en charge de la GUI pour report_dfx_summary, qui fournit un accès direct aux données spécifiques à DFX pour un débogage amélioré ​

• Ajout de la prise en charge des constructions VHDL 2019 pour la simulation, telles que les expressions conditionnelles, le retour conditionnel, l'enregistrement vide et la vue en mode pour les interfaces et l'exclusion de la couverture du code, etc. ​

• Nouveau flux avancé pour tous les appareils Versal, permettant un positionnement par partition et des P&R parallèles afin de réduire la congestion et l'accessibilité pour une finalisation rapide de la conception
• Possibilité de démarrer le sous-système de traitement en premier tout en retardant la configuration de la logique programmable, ce qui permet d'activer rapidement le système d'exploitation et divers flux de séquence de démarrage
• Améliorations apportées à l'interface utilisateur graphique pour les blocs de construction lors de la planification, notamment des info-bulles, le positionnement en mode « snap » et l'accès rapide aux paramètres de propriété

• Prise en charge des préréglages en temps réel pour MicroBlaze V IP
• Possibilité de configurer les composants clés de l'hard IP dans les appareils Versal tels que CIPS, NoC et les liens série rapide à partir du RTL de premier niveau
• HDL en ligne de l'IP utilitaire pour un chargement et une configuration IP plus rapides

• Visualisation améliorée du plan DFX pour faciliter la mise en œuvre
• Rapport récapitulatif DFX des indicateurs clés pour guider les utilisateurs dans l'optimisation

• Nouvel utilitaire de débogage PDI (décodage et analyse des erreurs de configuration de démarrage)
• Modification du nom de la bibliothèque partagée du noyau pour Xilinx Simulator interface (XSI)

Appareils prêts pour la production

• Appareils Versal AI Core : XQVC1702

• Prise en charge de la couverture de code
• Mises à jour des outils de simulation pour les outils tiers
• Prise en charge améliorée du flux de simulation d'exportation

• Génération de bitstream via le multithreading, ce qui étend la prise en charge de Versal
• Traitement flexible MARK_DEBUG pendant le processus de conception de circuits intégrés (PnR)
• Nouvelles optimisations physiques post-placement
• Prise en charge de VHDL-2019

• Améliorations apportées à Intelligent Design Run (IDR) pour les conceptions Versal et UltraScale+
• Améliorations apportées à Report QoR Assessment (RQA)

• Fallback BSCAN pour AXI Debug Hub pour Versal
  
• Prise en charge du débogage DFX pour le flux « Insertion » – Versal

Sous-systèmes PCIE

• Pilotes d'hôte CPM5 x86 pour Linux et DPDK
• Performances améliorées dans QDMA v5.0

Filaire

• Production DCMAC, HSC et QSGMII sur les produits Versal premium
• Versal 400G RS-FEC avec Interlaken hard sur MRMAC FEC

Sans fil

• RFSoC DFE IP - Nouvelle IP FT PRACH, IP PRACH mise à jour pour multibande, améliorations EoU de l'outil Eval
• Réduction des ressources ORAN-PL pour macro/petite cellule
• Amélioration de la prise en charge multibande

Mémoire

• Accès public Versal HBMZE
• Simulation du système C HBM2E

Assistants Infrastructure, intégré, GT

• Activation ECC sur CAN soft et FIFO AXI Stream

Multimédia

• DisplayPort 2.1 Tx
• Conformité HDMI 2.1 sur ZU+
• Améliorations MPI CSI RX IP et DSP IP
• Nouvel exemple de conception MIPI CSI -2 RX sur VEK280
• Accès général VDU

• Appareils activés dans l'édition Enterprise de Vivado ML
  • Série Versal™ Premium : XCVP1702, XCVP1802, XCVP1102

• Appareils activés dans les éditions Standard et Enterprise
  • Kria™ SOM : XCK24

• Appareils prêts pour la production
  • Série Versal Premium : XCVP1202
  • Série Versal Prime : XCVM1502
  • Série Versal AI Core : XCVC1702, XCVC1502

• Réduction de 25 % de l'encombrement maximal de l'installation sur disque

Infrastructure et Intégré

• Unité de protection des points de terminaison (EPU) soft pour la protection des agents AXI résidant dans l'espace programmable (PL)

Stockage

• La carte réseau intégrée RDMA (ERNIC) prend désormais en charge jusqu'à 2 000 paires de files d'attente (QP)

Assistant lien série rapide Gigabit (GT)

• Les GTM Versal prennent désormais en charge la commutation de débit entre la moitié et la totalité de la densité
• 16 configurations pour Versal GTY/GTYP (limité à la capacité interne de BRAM)

Filaire

• Sous-systèmes MAC Ethernet multi-débit 100G (MRMAC)
  • Prise en charge de la voie série 106G Ethernet 100G activée
• Sous-système MAC Ethernet multi-débit 600G (DCMAC)
  • Prise en charge de la série 100GE, 200GE, 400GE 106G par voie activée
• Aurora 64B/66B
  • Ajout de la prise en charge de 16 voies du GTYP ou du module lien série rapide Gigabit (GTM, Gigabit Transceiver Module) sur Versal Premium

Sans fil

• Mise à jour de l'IP DFE Zynq™ RFSoC : Filtre de canal et partage DUC-DDC UL/DL
• Mise à jour Zynq RFSoC DFE DPD : Réduction des ressources PL
• Zynq RFSoC DFE O-RU TRD : Mise à jour avec traitement Low PHY uniquement

Sous-systèmes PCIe®

• Les pilotes d'hôte CPM5 x86 pour Linux et DPDK sont désormais disponibles en version publique sur GitHub
• Conception de simulation PCIe BMD Versal CPM5 (du magasin CED)
• Conception Versal CPM Tandem PCIe (du magasin CED)
• QDMA v5.0 a amélioré les performances/l'utilisation des ressources

Multimédia

• Activation Versal AI Edge de soft IP et d'unité de décodeur vidéo (VDU)
• Warp Processor IP en production
• Activation de la solution multimédia Ultra HD 8K pour
  • HDMI2.1
  • Video Mixer IP

• Prise en charge MxN NoC streaming AXI dans IP Integrator
• Nouvelle fonction de remappage d'adresse
• Vivado pour la vérification de la syntaxe par défaut
• Visualisation du chemin d'adresse
• XML au format JSON pour les fichiers XCI

• Prise en charge de System Verilog « Interface Class »
• Prise en charge du débogage pour les objets de type de référence System Verilog via la commande tcl et la fenêtre d'objet
• Prise en charge de VHDL-2008

• Prise en charge du débogueur PCIe sur les nouvelles architectures Versal
  • VP1502
  • VP1702
  • VP1802
• Prise en charge du débogueur HBM2E sur les appareils Versal HBM
• Prise en charge d'IBERT (Integrated Bit Error Ratio Tester) sur les nouvelles architectures Versal
  • VP1502
  • VP1702
  • VP1802

• Optimisation de la qualité des résultats pour les réseaux à dispersion élevée
• Réplication de placement pour les blocs hard IP
• Deux nouvelles contraintes de partitionnement pour les conceptions SSI
• Option de décomposition LUT pour réduire la congestion
• Mise en œuvre incrémentielle activée pour les appareils Versal monolithiques
• Prise en charge du flux ECO pour les appareils Versal

• Nouveau contenu ajouté au QoR Assessment Report
• Amélioration moyenne de 5 % de la qualité des résultats pour les conceptions Versal lorsque les Intelligent Design Runs sont activés

• Prise en charge de DFX pour les appareils SSI
• Prise en charge d'Abstract Shell pour les appareils Versal Premium et Versal HBM
• Prise en charge d'Abstract Shell pour le mode de projet

Les appareils suivants ont été activés dans l'édition Enterprise de Vivado ML

• Série Versal AI Core defense-grade : XQVC1902
• Série Versal AI Core space-grade : XQRVC1902
• Série Versal AI Core : XCVC1702, XCVC1502
• Série Versal AI Edge : XCVE1752
• Série Versal Prime défense-grade : XQVM1802
• Série Versal Prime : XCVM1402, XCVM1302, XCVM1502
• Série Versal Premium : XCVP1202

Les appareils suivants ont été activés dans les éditions Standard et Enterprise

• Artix UltraScale+ : XCAU15P, XCAU10P
• MPSoC Zynq UltraScale+ : XAZU1EG

Filaire

• Prise en charge de Versal Premium :
  • Sous-système Ethernet 600G
  • Interlaken 600G avec sous-système RS-FEC
  • Sous-système de moteur crypto haute vitesse (HSC)
  • Aurora 64B/66B NRZ GTM
  • JESD204C 64B/66B GTM
• Aurora 8B/10B pris en charge par Artix UltraScale+ GTH
• Préréglages GTM 64G Ethernet PAM4 disponibles
• Préréglages GTM XSR (Extra Short Range) disponibles

• Estimation des ressources basée sur ML
• Format simplifié pour le contrôle des révisions par l'utilisateur
• Amélioration de la référence du module
  • Ajouter Block Design en tant que référence de module dans un autre BD
• L'automatisation des blocs CIPS prend désormais en charge DDR et LPDDR simultanément
• Le planificateur Versal Hardblock est en production dans la version 2022.1.

• Slice dans les agrégats – VHDL 2008
• Nom de l'unité de conception pour SystemC dans la fenêtre de portée

• Sensibilisation aux violations de la méthodologie de conception
  • Des alertes contextuelles s'affichent lorsque vous ouvrez une conception contenant des violations
• Rapport d'évaluation de la qualité des résultats interactif
  • Score Report QoR Assessment (RQA) affiché dans les exécutions de conception
• Accédez facilement aux fonctionnalités de fermeture temporelle dans Projects
  • Pour Versal, nous avons désormais des stratégies ML et des Intelligent Design Runs
• Flux de suggestions de qualité de résultat automatiques
  • À utiliser lors de l'itération de conceptions avec des délais difficiles à respecter
• Améliorations de la qualité des résultats Versal dans Vivado
  • Amélioration moyenne de 5 à 8 % de la qualité des résultats

• Prise en charge du débogueur IBERT et PCIe pour Versal H10
• Prise en charge du déclencheur au démarrage avec Versal ILA et la qualification de stockage
• Améliorations de ChipScoPy

Les appareils suivants ont été activés dans les éditions Enterprise et Standard de Vivado ML

• Appareils Artix UltraScale+ : XCAU20P et XCAU25P

Améliorations des délais et de la qualité des résultats :

• Aider les utilisateurs à saisir des contraintes de débit de haut niveau
• Améliorer la précision de l'estimation du temps HLS : Lorsque HLS signale la fermeture temporelle, la synthèse RTL dans Vivado devrait également respecter le délai

Améliorations de la facilité d'utilisation

Ajouter le rapport des adaptateurs d'interface dans les rapports de synthèse C :

• Les utilisateurs doivent connaître l'impact des ressources sur leur conception des adaptateurs d'interface
• Les adaptateurs d'interface ont des propriétés variables qui ont un impact sur la QoR de conception
• Certaines de ces propriétés sont associées à des contrôles utilisateur qui doivent être signalés aux utilisateurs
• La version texte des rapports bind_op et bind_storage est fournie

Analyse et création de rapports

Function Call Graph Viewer fournit de nouvelles fonctionnalités :

• Nouvelle fonctionnalité de zoom avant et arrière basée sur le glissement de la souris
• Nouvelle fonction Aperçu qui affiche le graphique complet et permet à l'utilisateur d'effectuer un zoom avant sur des parties du graphique d'ensemble
• Toutes les fonctions et boucles sont affichées avec leurs données de simulation

Une nouvelle visionneuse de suivi de chronologie est désormais disponible après la simulation. Cette visionneuse affiche le profil d'exécution de votre conception et permet à l'utilisateur de rester dans la GUI (interface graphique utilisateur) de Vitis HLS.

• Versal Premium GTM prend en charge les préréglages 600G Interlaken
• Prise en charge de Versam Premium GTM pour les préréglages 100GE
• Nouvelle prise en charge de la simulation de 600G Interlaken Versal Premium Integrated
• EPC IP est désormais pris en charge dans les appareils Versal
• La mémoire XPM et le FIFO XPM prennent désormais en charge le mode RAM mixte,
  en utilisant « ram_style = "mixed" »
• Ajout de la prise en charge de Lossless Compression IP pour un mode de décompression amélioré, doublant le débit pour un coût LUT supplémentaire
• Prise en charge des sous-systèmes PCIe pour FPGA Artix UltraScale+
• Prise en charge étendue des sous-systèmes PCIe pour les SoC adaptatifs Versal

Intelligent Design Runs​(IDR)

• Amélioration du contenu des rapports :
  • Suppression des entrées de tableau non pertinentes et des liens inactifs
  • Ajout de statistiques de conception pour toutes les étapes
• Génération de bitstream disponible sous forme de sélection de menu accessible par clic droit
• Termine les exécutions disponibles sous forme de sélection de menu accessible par clic droit

Prédiction de la directive de placement basée sur ML

• Jusqu'à trois directives de placement les plus performantes sont prévues au moment de l'exécution de place_design
• Utilisez l'option place_design -directive avec les valeurs suivantes : Auto_1, Auto_2 et Auto_3

• Série Versal™ AI Core : - XCVC1902 et XCVC1802
• Série Versal Prime : - XCVM1802
• Appareil Virtex™ UltraScale+™ HBM : XCVU57P

• Version Flexlm mise à niveau vers la version 11.17.2.0
  • Prise en charge des versions 64 bits de Linux et Windows uniquement
  • Les clients qui utilisent une licence flottante doivent mettre à jour les utilitaires de licence vers Flexlm 11.17.2.0

• Block Design Container
  • 2021.1 est la version de production pour les conteneurs de conception de blocs.
  • Permet une conception modulaire pour assurer la réutilisation
  • Permet des conceptions basées sur l'équipe
  • Active le flux DFX dans le mode projet
  • Possibilité de spécifier des variantes pour la simulation et la synthèse
  • Gestion des adresses pour les BDC à partir du BD de premier niveau
    
• Vivado Store
  • Téléchargez des cartes et des exemples de conceptions à partir de GitHub
  • Les partenaires de cartes tiers peuvent contribuer de manière asynchrone aux versions de Vivado
    
• Améliorations du contrôle de révision IP/IPI
  • Migration d'anciens projets Vivado vers une nouvelle structure de répertoires
    
• CIPS 3.0
  • Ré-architecture IP de CIPS vers le modèle hiérarchique
  • Nouvelle interface utilisateur modulaire
  
  
• Éditeur de texte Vivado – Sigasi Backend
  • Serveur de protocole de langage prenant en charge :​
    • Fin automatique
    • Accéder à la définition/Rechercher des utilisations
    • Infobulles
    • Indentation (plage uniquement en VHDL)
    • Erreurs de syntaxe et avertissements en temps réel
    • Repli de code
    • Mise en surbrillance sémantique
    
    
• Assistance IPI Designer pour CIPS et NoC
  • Active l'automatisation intuitive en mode bloc pour la connectivité NoC et CIPS
  • Permet de créer plus facilement des conceptions qui accèdent à toute la mémoire disponible connectée à l'appareil ou sur la carte, par exemple DDR et LPDDR
  
  
• Affectation DDR non-Power of 2 via Interconnect
  • L'IPI prend désormais en charge les affectations d'adresses non-power-of-2 (NPOT) sur les chemins d'adresse avec une ou plusieurs IP SmartConnect

• Améliorations d'IP Packager​
  • Amélioration de l'expérience client avec Packager
    • Connectivité des interfaces personnalisées dans IPI/IP personnalisé
    • Mémoire XPM dans le packager
    • Possibilité de marquer des fichiers en tant que SV ou VHDL-2008 dans le package à partir d'une IP de package issue d'un référentiel
  • Version de production de RTL IP sous forme de noyau Vitis
    • Contrôleurs de domaine spécifiques au noyau dans le packager IP
    • Facilité d'utilisation
    • Conservation des métadonnées dans ces adresses IP packagées pour l'utilisation du noyau Vitis

• Améliorations IP – Centre de données​
  • Sous-systèmes PCIe
    • Assistance en accès anticipé pour CPM5, PL PCIE5 et GTYP dans Versal Premium
    • Prise en charge de CPM4 dans Versal CIPS Verification IP (VIP) pour la simulation
  • Présentation de l'IP CAM algorithmique
    • EA pour les appareils US+
  • Amélioration d'AXI IIC dans la fonction de mode de lecture dynamique
  • Prise en charge de SmartConnect pour les plages d'adresses NPOT (Non-Power-Of-Two)
  • Version et documentation de l'API de la bibliothèque XilSEM dans UG643
  • Ajout de la prise en charge des appareils de base SEM IP pour les appareils US+

• Améliorations IP – Vidéo et imagerie
  • IP d'interface vidéo et image
    • Le sous-système CSI TX ajoute la prise en charge de YUV422 10 bits
    • Les sous-systèmes DisplayPort ajoutent la prise en charge de la fonction de répétiteur HDCP2.2/2.3
    • HDMI2.1 (accès contrôlé) ajoute la prise en charge de Dynamic HDR et des fonctions de jeu améliorées (VRR, FVA, QMS et ALLM)
  • Nouvelle IP : Warp Processor pour la manipulation numérique des images
    • Prend en charge la distorsion en trapèze, en barillet et en coussinet et les distorsions arbitraires
    • Évolutivité : 0,5x, 1x, 2x ; rotation : -90 à +90 °
    • Résolutions de 320 x 240 à 3 840 x 2 160, avec prise en charge multicanal
    • Entrée et sortie : 8/10/12 bpc YUV, RGB

• Améliorations IP – Filaire
  • Sous-système Ethernet multidébit de 100G - MRMAC
    • GTM NRZ Ethernet 10G/25G/40G/50G/100G
    • Ethernet MRMAC 25G à –1LP
      
      
• Améliorations IP – Sans fil
  • O-RAN
    • Fonction de compression/décompression statique/dynamique dans le noyau IP (BFP + modulation)
    • Nouvelle interface pour prendre en charge les informations LTE Section Extension Type 3 et alimenter un bloc de précodage LTE externe via une seule interface
    • Prise en charge du mappage d'ID de faisceau par emplacement (en plus de la méthode par symbole existante)
    • Prise en charge des messages de type 3 de la section DL
    • La section Type 0 a été ajoutée au port PDxCH BID
    • La taille maximale du paquet Ethernet a été augmentée à 16 000 octets (prise en charge des paquets jumbo de 9 600 octets)

• Améliorations IP – Stockage
  • NVMeHA prend désormais en charge les appareils Versal et VU23P
  • NVMeTC prend désormais en charge les dispositifs Versal et VU23P
  • ERNIC prend désormais en charge Versal
    • Connexion native à MRMAC
  • AES-XTS disponible uniquement sur demande spéciale

• Améliorations IP XPM
  • XPM_Memory et EMG prennent désormais en charge toutes les tailles d'URAM
  • XPM_Memory et EMG prennent désormais en charge les combinaisons de RAM mixte
    • Utiliser ram_style = "mixed"​
  • XPM_Memory et XPM_FIFO permettent de désactiver les assertions pour une prise en charge plus étendue de la simulation
    • DISABLE_XPM_ASSERTIONS define a été ajouté

• Améliorations IP – Assistant GT
  • Production d'assistant Versal GTY
  • Assistant Versal GTYP disponible en accès anticipé
  • Assistant Versal GTM disponible en accès anticipé

• Vitis HLS 2021.1 – Prise en charge de la production Versal
• Étalonnage temporel de Versal et nouvelles commandes pour les opérations Floating-Point Operator du bloc DSP
• Option de pipeline à jeter avec une logique de dispersion inférieure (pipeline à fonctionnement libre, ou frp)
• Amélioration de l'algorithme de partitionnement automatique de la mémoire et nouvelle option config_array_partition
• Nouveau « Flow Navigator » dans la GUI (interface graphique utilisateur) et vues fusionnées pour la synthèse, l'analyse et le débogage
• Prise en charge du noyau de streaming « sans fin » du flux Vitis pour de faibles frais de fonctionnement
• Visionneuse de graphiques d'appels de fonction avec carte thermique pour II, latence et utilisation DSP/BRAM
• Nouvelle section de rapport de synthèse pour BIND_OP et BIND_STORAGE
• Meilleure gestion pragmatique axée sur les données pour une meilleure cohérence
• Rapport Vivado et nouveaux widgets d'exportation IP pour transmettre les options à Vivado
• Nouveau rapport de texte après synthèse C pour refléter les informations de la GUI (interface graphique utilisateur)

Intégration du modèle ML

• Modèles d'apprentissage automatique pour prédire et sélectionner des optimisations
  • Accélération de la compilation de 30 % pour les conceptions de Versal

Nouvelles fonctions de synthèse

• XPM_MEMORY prend en charge le mappage de RAM hétérogène
  • Baie de mémoire mappée à l'aide de tous les types de ressources d'appareils : UltraRAM, RAM en mode bloc et LUTRAM
  • Utilisation la plus efficace de tous les ressources​
  • Utiliser un paramètre ou un générique : MEMORY_PRIMITIVE(“mixed”)
  • Ne prend pas en charge WRITE_MODE = NO_CHANGE​
  • VHDL-2008 : nouvelle prise en charge de la fonction to_string()
  • Le rapport de journal inclut les remplacements RTL des génériques et des paramètres IP

Modèles d'apprentissage automatique dans la mise en œuvre

• Prévoir la congestion et les retards de routage
• Meilleure corrélation entre l'estimation basée sur le placement et le routage réel avec une meilleure Fmax et des délais de compilation réduits

opt_design -resynth_remap​

• Nouvelles optimisations de la resynchronisation des cônes logiques temporisés qui réduisent les niveaux logiques

Resynchronisation manuelle des LUT et des registres pendant le positionnement avec propriétés XDC

• PSIP_RETIMING_BACKWARD
• PSIP_RETIMING_FORWARD

Nouvelles fonctions pour les appareils Versal

• Le réglage du décalage étalonné ajuste les taps de délai du réseau de l'horloge avant le démarrage de l'appareil afin de réduire davantage le décalage
• L'insertion automatique au pipeline améliore la vitesse d'horloge sur les trames...
  • Entre le PL et le NoC et entre les moteurs PL et d'IA
  • Disponible à la fois à partir de l'IP AXI Regslice et en utilisant les propriétés de pipeline automatique
  • Ajoute une latence aux trames du pipeline
• Pipelines élastiques des primitifs de registre d'équipe (SRL)
  • Les pipelines sont construits autour d'un SRL qui contient l'excédent d'étapes des pipelines
  • Le positionnement construit le pipeline idéal en fonction du positionnement de la source et de la destination
  • Les étapes peuvent être retirées du SRL pour couvrir une plus grande distance
  • Les étapes sont absorbées par le SRL pour rétrécir le pipeline pour des distances plus courtes
  • Préserve la latence sur les trames du pipeline

Intelligent Design Runs :

• La fonction Intelligent Design Runs (IDR) permet d'accéder à un nouveau flux de fermeture automatisé et puissant à l'aide d'un simple bouton
  • report_qor_suggestions​
  • Prédiction de stratégie ML
  • Compilation incrémentale
• Disponible dans les projets Vivado, il est lancé par un clic droit de la souris sur une exécution d'implémentation qui échoue à la synchronisation. Le tableau de bord Rapports IDR détaille la progression du flux et fournit des liens hypertextes vers les rapports associés. Une excellente option pour les utilisateurs ayant des difficultés avec la fermeture temporelle
  • Gain de qualité des résultats moyen > 10 %

Améliorations apportées à Report QoR Suggestions (RQS)

• Suggestions de qualité des résultats compatible DFX
  • Des suggestions sont données uniquement sur les modules DFX lorsque le statique est verrouillé
  • Aucune suggestion perturbant les limites DFX
  • Les suggestions de synthèse sont correctement étendues aux exécutions globales ou hors contexte
• Évaluation incluse dans le rapport interactif report_qor_suggestions (RQS) de la GUI (interface graphique utilisateur)

Violations de méthodologie dans les rapports de synchronisation

• Les rapports de synchronisation incluent désormais un résumé de la méthodologie de rapport
  • Attire l'attention sur les violations​de la méthodologie
  • Les violations de la méthodologie négligées peuvent causer des échecs de synchronisation
• Inclut le résumé des violations de méthodologie de la dernière exécution report_methodology
  • Résumé des violations de méthodologie stocké avec le point de contrôle de conception

Nouvelles fonctionnalités dans les rapports de contrainte

• report_constant_path : nouvelle commande permettant d'identifier la source des valeurs logiques constantes observées sur les cellules et les broches
  • report_constant_path <pins_or_cells_objects>​
  • report_constant_path -of_objects [get_constant_path <pins_or_cells_objects>]

DFX pour Versal

• Flux DFX Versal disponibles avec un statut de production actif
  • Compilez les conceptions DFX à partir des conceptions de bloc jusqu'à la création d'images de dispositifs.
  • Utilisez Vivado IPI Block Design Containers (BDC) pour créer des conceptions Versal DFX
• Tirez parti de la technologie DFX IP de Versal, tout comme avec UltraScale et UltraScale+
  • IP du découpleur DFX, IP DFX AXI Shutdown Manager pour isoler les interfaces​non-NOC
• Toute la logique programmable est en partie reconfigurable
  • Du NoC aux horloges en passant par les blocs hard
• Prise en charge de Dynamic Function eXchange full array AIE
  • Pris en charge via les flux de la plateforme Vitis

BDC pour DFX

• Les conteneurs de conception de blocs (BDC) pour DFX ont été publiés dans IP Integrator
  • Prend en charge toutes les architectures, essentielles pour Versal
• Placer une conception de bloc dans une conception de bloc pour créer et traiter des conceptions DFX
  • UG947 présente les didacticiels IPI BDC pour Zynq UltraScale+ et les appareils Versal
  • D'autres tutoriels DFX seront publiés sur GitHub

Flux de démarrage SoC classique utilisant DFX

• Flux de démarrage SoC classique disponible pour les conceptions Versal
  • Permet aux utilisateurs de démarrer rapidement leur sous-système de traitement DDR et leur mémoire pour exécuter Linux avant de charger la logique programmable
  • Événements de programmation distincts dans Versal pour émuler le flux de démarrage Zynq
  • Génération de Pblock automatique utilisée dans ce flux
  • Non compatible avec CPM

Configuration Tandem transversale pour CPM4

• Tandem PROM et Tandem PCIe® pour CPM4 disponible
• Les utilisateurs qui ont besoin d'une configuration 120 ms d'un point de terminaison PCIe disposent désormais d'une sélection dans
  la GUI (interface graphique utilisateur) de personnalisation CIPS pour sélectionner le mode de configuration Tandem
  • PROM Tandem : charger les deux phases à partir de flash
  • Tandem PCIe : charger la phase 1 à partir de flash,
    la phase 2 sur liaison PCIe via DMA
  • Aucun : démarrage standard

Prise en charge d'Abstract Shell pour les conceptions Nested DFX dans UltraScale+

• Subdivisez votre partition reconfigurable (RP) en plusieurs RPS imbriqués à l'aide de Nested DFX (pr_Subdivide)
• Créez un Abstract Shell pour chaque RP (write_abstract_shell) imbriqué
• Accélérez la mise en œuvre de chaque RP imbriqué à l'aide de son Abstract Shell

• Améliorations de VHDL-2008
  • Séries non contraintes
  • Opérateurs conditionnels
  • Opérateurs de réduction unaires
    
• Prise en charge de la couverture du code
  
  • Prise en charge de la commande write_xsim_coverage pour l'écriture de la base de données de couverture intermédiaire

Module SmartLynq+

• Optimisé pour le port de débogage haute vitesse (HSDP) de Versal
  • Programmation d'appareils et accès mémoire plus rapides
  • Chargement et téléchargement de données haut débit
  • Stockage des données : Mémoire DDR de 14 Go sur le module
• Prise en charge du port de débogage haute vitesse (HSDP)
  • Prise en charge de la connexion à HSDP basé sur Aurora via un connecteur USB-C
• PC4 et JTAG​basé sur USB
• Prise en charge UART en série

ChipScoPy

• API Python open-source pour ChipScoPy
  • Contrôlez et communiquez avec l'appareil Versal et les cœurs de débogage
  • Il n'est pas nécessaire d'utiliser Vivado ; il suffit d'effectuer un PDI/LTX
  • Avantages
    • Créer des interfaces​de débogage personnalisé
    • Interface avec écosystème Python