AMD Vivado™의 새로운 기능

• 모든 Versal 디바이스의 새로운 고급 흐름으로 정체 저감을 위한 파티션 기반 배치 및 병렬 P&R과 신속한 설계 완료를 위한 라우팅 가능성 구현
• 프로그래밍 가능한 로직의 구성을 지연하면서 처리 하위 시스템을 먼저 부팅하여 빠른 OS 가동과 다양한 부팅 시퀀스 흐름 구현
• 평면도 작성 중 Pblock에 대한 GUI 개선 사항 - 도구 설명, "스냅 모드" 배치, 속성 설정에 대한 빠른 액세스 등

• MicroBlaze V IP에 대한 실시간 프리셋 지원
• 최상위 RTL에서 CIPS, NoC, 트랜시버와 같은 Versal 디바이스 하드 IP의 주요 구성 요소 구성 가능
• 보다 빠른 IP 로드 및 구성을 위한 유틸리티 IP의 인라인 HDL

• 구현이 용이하도록 개선된 DFX 평면도 시각화
• 최적화를 위해 사용자를 안내하는 주요 지표에 대한 DFX 요약 보고서 

• PDI 디버그를 위한 새로운 유틸리티(부팅 구성 오류 디코딩 및 분석)
• XSI(Xilinx 시뮬레이터 인터페이스)용 커널 공유 라이브러리 이름 변경

즉시 프로덕션에 사용할 수 있는 디바이스

• Versal AI Core 디바이스: XQVC1702 

• 코드 적용 범위 지원
• 타사 도구를 위한 시뮬레이션 도구 업데이트
• 시뮬레이션 흐름 내보내기 지원 강화 

• 멀티스레딩을 통한 비트스트림 생성 - Versal에 대한 지원 확장
• PnR 중 유연한 MARK_DEBUG 처리
• 새로운 배치 후 물리적 최적화
• VHDL-2019 지원 

• IDR(Intelligent Design Run) 개선 사항 - Versal 및 UltraScale+ 설계 대상
• RQA(QoR 평가 보고) 개선 사항

• Versal용 AXI Debug Hub에 대한 BSCAN 폴백
  
• '삽입' 흐름을 위한 DFX 디버그 지원 - Versal 

PCIe 하위 시스템

• Linux 및 DPDK용 CPM5 x86 호스트 드라이버
• QDMA v5.0의 성능 개선

유선

• Versal Premium에서 DCMAC, HSC, QSGMII 프로덕션
• MRMAC FEC에서 하드 Interlaken을 사용하는 Versal 400G RS-FEC

무선

• RFSoC DFE IP - 새로운 FT PRACH IP, 멀티밴드용 PRACH IP 업데이트, 평가 도구 EoU 개선
• 매크로/소형 셀의 ORAN-PL 리소스 감소
• 멀티밴드 지원 강화

메모리

• Versal HBMZE 공용 액세스
• HBM2E System C 시뮬레이션

인프라, 내장형, GT 마법사

•  소프트 CAN 및 AXI Stream FIFO의 ECC 개선 사항

멀티미디어

• DisplayPort 2.1 Tx
• ZU+에서 HDMI 2.1 준수
• MPI CSI RX IP 및 DSP IP 개선 사항
• VEK280의 새로운 MIPI CSI -2 RX 예제 설계
• VDU 일반 액세스 

• Vivado ML Enterprise Edition에서 활성화된 디바이스 
  • Versal™ Premium 시리즈: XCVP1702, XCVP1802, XCVP1102

• Standard 및 Enterprise Edition에서 활성화된 디바이스 
  • Kria™ SOM: XCK24

• 즉시 프로덕션에 사용할 수 있는 디바이스
  • Versal Premium 시리즈: XCVP1202
  • Versal Prime 시리즈: XCVM1502
  • Versal AI Core 시리즈: XCVC1702, XCVC1502

• 최대 디스크 설치 공간 25% 감소

인프라 및 내장형

• PL에 상주하는 AXI 에이전트를 보호하기 위한 소프트 EPU(엔드포인트 보호 장치) IP

스토리지

• 이제 ERNIC(내장형 RDMA 지원 NIC)에서 최대 2천 개의 QP(큐 쌍) 지원

GT(기가비트 트랜시버) 마법사

• Versal GTM에서 이제 절반 밀도와 전체 밀도 간의 속도 전환 지원 
• Versal GTY/GTYP용 16가지 구성(내부 BRAM 용량으로 제한됨)

유선

• 100G MRMAC(다중 속도 이더넷 MAC) 하위 시스템 
  • 100G 이더넷 106G 직렬 레인 지원 활성화
• 600G DCMAC(다중 속도 이더넷 MAC) 하위 시스템 
  • 레인당 100GE, 200GE, 400GE 106G 직렬 지원 활성화 
• Aurora 64B/66B 
  • Versal Premium에서 16레인 GTYP 또는 GTPM(기가비트 트랜시버 모듈)에 대한 지원 추가 

무선

• Zynq™ RFSoC DFE IP 업데이트: 채널 필터 및 DUC-DDC UL/DL 공유 
• Zynq RFSoC DFE DPD 업데이트: PL 리소스 감소 
• Zynq RFSoC DFE O-RU TRD: 낮은 PHY 처리로만 업데이트

PCIe® 하위 시스템 

• GitHub 공개 릴리스의 Linux 및 DPDK용 CPM5 x86 호스트 드라이버 
• CED Store의 Versal CPM5 PCIe BMD 시뮬레이션 설계 
• CED Store의 Versal CPM Tandem PCIe 설계 
• QDMA v5.0 성능/리소스 활용성 개선 

멀티미디어 

• 소프트 IP 및 VDU(비디오 디코더 유닛)의 Versal AI Edge 지원
• 프로덕션 환경의 Warp Processor IP
• 울트라 HD 8K 멀티미디어 솔루션 지원 
  • HDMI2.1
  • Video Mixer IP 

• IP Integrator에서 AXI 스트리밍 NoC MxN 지원 
• 새 주소 재매핑 기능
• 기본 구문 검사를 위한 Vivado
• 주소 경로 시각화
• XCI 파일을 위한 XML-JSON 형식

• System Verilog "인터페이스 클래스" 지원
• Tcl 명령 및 개체 창을 통한 참조 형식 System Verilog 개체에 대한 디버그 지원
• VHDL-2008 지원

• 새로운 Versal 아키텍처에서 PCIe 디버거 지원
  • VP1502
  • VP1702
  • VP1802
• Versal HBM 디바이스에서 HBM2E 디버거 지원
• 새로운 Versal 아키텍처에서 IBERT(Integrated Bit Error Ratio Tester) 지원
  • VP1502
  • VP1702
  • VP1802

• 높은 팬아웃 네트에 대한 QoR 최적화  
• 하드 IP 블록에 대한 플레이서 복제 
• SSI 설계에 대한 두 가지 새로운 파티셔닝 제약 조건  
• 정체를 줄이기 위한 LUT 분해 옵션 
• 모놀리식 Versal 디바이스에 대해 점진적 구현 활성화 
• Versal 디바이스에 대한 ECO 흐름 지원 

• QoR 평가 보고서에 새로운 내용 추가
• 지능형 설계 실행 활성화 시 Versal 설계에 대해 평균 5% QoR 개선 

• SSI 디바이스에 대한 DFX 지원 
• Versal Premium 및 Versal HBM 디바이스에 대한 추상 셸 지원 
• 프로젝트 기반 모드에 대한 추상 셸 지원 

다음 디바이스는 Vivado ML Enterprise Edition에서 모두 활성화되었습니다.

• 국방용 Versal AI Core 시리즈: XQVC1902
• 우주용 Versal AI Core 시리즈: XQRVC1902
• Versal AI Core 시리즈: XCVC1702, XCVC1502
• Versal AI Edge 시리즈: XCVE1752
• 국방용 Versal Prime 시리즈: XQVM1802
• Versal Prime 시리즈: XCVM1402, XCVM1302, XCVM1502
• Versal Premium 시리즈: XCVP1202

다음 디바이스는 Standard Edition과 Enterprise Edition에서 모두 활성화되었습니다.

• Artix UltraScale+: XCAU15P, XCAU10P
• Zynq UltraScale+ MPSoC: XAZU1EG

유선

• Versal Premium 지원:
  • 600G 이더넷 하위 시스템
  • RS-FEC 하위 시스템 지원 600G Interlaken
  • HSC(고속 암호화) 엔진 하위 시스템
  • Aurora 64B/66B NRZ GTM
  • JESD204C 64B/66B GTM
• Artix UltraScale+ GTH에서 지원되는 Aurora 8B/10B
• GTM 64G 이더넷 PAM4 프리셋 사용 가능
• GTM XSR(Extra Short Range) 프리셋 사용 가능

• ML 기반 리소스 추정
• 사용자 개정 제어를 위한 간단한 형식
• 모듈 참조 개선
  • 블록 설계를 모듈 참조로 다른 BD에 추가
• 이제 CIPS 블록 자동화에서 DDR 및 LPDDR을 동시에 지원
• 2022.1 프로덕션 환경의 Versal Hardblock 플래너

• 집계의 슬라이스 - VHDL 2008
• 범위 창에서 SystemC의 설계 단위 이름

• 설계 방법론 위반 인식
  • 위반이 있는 설계를 열 때 팝업 경고 표시
• 대화형 QoR 평가 보고서
  • 설계 실행에 표시된 RQA(QoR 평가 보고) 점수
• 프로젝트의 타이밍 클로저 기능에 쉽게 액세스
  • Versal의 경우 이제 ML 전략 및 지능형 설계 실행 사용
• 자동 QoR 제안 흐름
  • 충족하기 어려운 타이밍으로 설계를 반복할 때 사용
• Vivado 전반에 걸친 Versal QoR 개선
  • 평균 5~8%의 QoR 개선

• Versal H10에 대한 IBERT 및 PCIe 디버거 지원
• Versal ILA 및 스토리지 검증을 통한 시작 시 트리거 지원
• 칩스코피 개선

다음 디바이스는 Vivado ML Enterprise 및 Standard Edition에서 모두 활성화되었습니다.

• Artix UltraScale+ 디바이스: XCAU20P 및 XCAU25P

타이밍 및 QoR 개선 사항:

• 사용자가 높은 수준의 처리율 제약 조건을 입력할 수 있도록 지원
• HLS 타이밍 추정 정확도 향상: HLS가 타이밍 종결을 보고할 때 Vivado의 RTL 합성도 타이밍을 충족할 것으로 예상

사용 편의성 개선 사항

C 합성 보고서에 인터페이스 어댑터 보고서 추가:

• 사용자는 인터페이스 어댑터가 설계에 미치는 리소스 영향을 알아야 합니다.
• 인터페이스 어댑터에는 설계 QoR에 영향을 주는 가변 속성이 있습니다.
• 이러한 속성 중 일부에는 사용자에게 보고해야 하는 사용자 컨트롤이 연결되어 있음
• bind_op 및 bind_storage 보고서의 텍스트 버전 제공

분석 및 보고

함수 호출 그래프 뷰어에는 다음과 같은 몇 가지 새로운 기능이 있습니다.

• 새로운 마우스 드래그 기반 확대 및 축소 기능
• 전체 그래프를 표시하고 전체 그래프의 일부를 사용자가 확대할 수 있는 새로운 개요 기능
• 모든 함수와 루프가 해당 시뮬레이션 데이터와 함께 표시됨

이제 시뮬레이션 후 새로운 Timeline Trace Viewer(타임라인 추적 뷰어)를 사용할 수 있습니다. 이 뷰어는 설계의 런타임 프로파일을 보여주며, 사용자는 Vitis HLS GUI에서 작업을 계속할 수 있습니다.

• Versal Premium GTM 지원 600G Interlaken 프리셋
• 100GE 프리셋에 대한 Versal Premium GTM 지원
• 새로운 Versal Premium 통합 600G Interlaken 시뮬레이션 지원
• 이제 Versal 디바이스에서 EPC IP 지원
• 이제 XPM 메모리 및 XPM FIFO에서 'ram_style = "mixed"'를 사용하는
  혼합 RAM 모드 지원
• Lossless Compression IP가 개선된 압축 해제 모드를 지원하여 LUT 비용을 높이는 대신 처리율 배가
• Artix UltraScale+ FPGA용 PCIe 하위 시스템 지원 릴리스
• Versal Adaptive SoC를 위한 PCIe 하위 시스템 디바이스 지원 확장

IDR(지능형 설계 실행)

• 개선된 보고 내용: 
  • 관련 없는 테이블 항목 및 비활성 링크 제거
  • 모든 단계에 대한 설계 통계 추가
• 오른쪽 클릭 메뉴 선택으로 비트스트림 생성 가능
• 오른쪽 클릭 메뉴 선택으로 실행 종료 가능

ML 기반 플레이서 지시문 예측

• place_design 런타임에 최고 성능의 플레이서 지시문을 최대 3개까지 예측
• place_design -directive 옵션을 다음 값과 함께 사용: Auto_1, Auto_2, Auto_3

• Versal™ AI Core 시리즈: - XCVC1902 및 XCVC1802
• Versal Prime 시리즈: - XCVM1802
• Virtex™ UltraScale+™ HBM 디바이스: XCVU57P

• Flexlm 버전이 11.17.2.0으로 업그레이드됨
  • Linux 및 Windows의 64비트 버전만 지원
  • 유동 라이선스를 사용하는 고객은 라이선스 유틸리티를 Flexlm 11.17.2.0으로 업그레이드해야 함

• 블록 디자인 컨테이너
  • 2021.1은 블록 디자인 컨테이너의 프로덕션 릴리스입니다.
  • 재사용성을 위한 모듈식 설계 지원​
  • 팀 기반 설계 허용​
  • 프로젝트 모드에서 DFX 흐름 활성화​
  • 시뮬레이션 및 합성을 위한 변형 지정 기능
  • 최상위 BD에서 BDC에 대한 주소 관리
     
• Vivado Store
  • GitHub에서 보드 및 예제 설계 다운로드​
  • 타사 보드 파트너는 Vivado 릴리스와 비동기적으로 이러한 리포지토리에 기여할 수 있음
     
• IP/IPI 개정 제어 개선​
  • 이전 Vivado 프로젝트를 새 디렉토리 구조로 마이그레이션
     
• CIPS 3.0​
  • CIPS에서 계층형 모델로의 IP 아키텍처 재구성
  • 새로운 모듈식 사용자 인터페이스
  
  
• Vivado 텍스트 편집기 - Sigasi 백엔드​
  • 언어 프로토콜 서버 지원:​
    • 자동 완성​
    • 정의/사용량 찾기로 이동​
    • 도구 설명​
    • 들여쓰기(VHDL의 범위만 해당)​
    • 입력 시 구문 오류 및 경고 표시​
    • 코드 접기​
    • 의미론적 강조 표시
    
    
• CIPS 및 NoC를 위한 IPI 설계 지원​
  • NoC 및 CIPS 연결성을 위한 직관적인 블록 자동화 지원
  • 디바이스 또는 보드에 연결된 사용 가능한 모든 메모리(예: DDR 및 LPDDR)에 액세스하는 설계를 보다 쉽게 작성
  
  
• 상호 연결을 통한 2의 제곱수가 아닌 DDR 할당​
  • 이제 IPI에서 하나 이상의 SmartConnect IP를 통해 주소 경로 전반에 걸쳐 NPOT(Non-Power-of-2) 주소 할당 지원​

• IP 패키지 작성 도구 개선 사항​
  • 패키지 직성 도구 고객 경험 개선​
    • IPI/맞춤형 IP에서 사용자 지정 인터페이스의 연결성​
    • 패키지 작성 도구의 XPM 메모리​
    • 디렉토리에서 IP를 패키징하는 패키지 작성 도구에서 SV 또는 VHDL-2008로 파일에 태그 지정 가능​
  • Vitis 커널로 패키지 RTL IP에 대한 프로덕션 릴리스​
    • IP 패키지 작성 도구 내의 커널별 DRC​
    • 사용 편의성
    • Vitis 커널 사용을 위해 이러한 패키지 IP의 메타데이터 보존

• IP 개선 사항 - 데이터 센터​
  • PCIe 하위 시스템​
    • Versal Premium에서 CPM5, PL PCIE5, GTYP에 대한 얼리액세스 지원
    • 시뮬레이션용 Versal CIPS VIP(Versal CIPS Verification IP)에서 CPM4 지원​
  • 알고리즘 CAM IP 도입​
    • US+ 디바이스에 대한 EA​
  • 동적 읽기 모드 기능으로 AXI IIC 개선​
  • 2의 제곱수가 아닌 주소 범위에 대한 SmartConnect 지원​
  • UG643의 XilSEM 라이브러리 API 릴리스 및 설명서​
  • SEM IP 코어 디바이스에서 US+ 디바이스에 대한 추가 기능 지원

• IP 개선 사항 – 비디오 및 이미징​
  • 비디오 및 이미지 인터페이스 IP​
    • CSI TX 하위 시스템에 YUV422 10비트에 대한 지원 추가​
    • DisplayPort Subsystem에 HDCP2.2/2.3 리피터 기능에 대한 지원 추가​
    • HDMI2.1(액세스 제어)에 동적 HDR 및 강화된 게이밍 기능(VRR, FVA, QMS, ALLM)에 대한 지원 추가
  • 새로운 IP: 이미지를 디지털 방식으로 조작하는 Warp Processor
    • 키스톤 왜곡, 배럴 및 핀쿠션 왜곡과 임의 왜곡 지원​
    • 확장: 0.5배, 1배, 2배, 회전: -90~+90도​
    • 320x240~3840x2160의 해상도, 멀티채널 지원​
    • 입력 및 출력: 8/10/12 bpc YUV, RGB

• IP 개선 사항 - 유선
  • 100G 다중 속도 이더넷 하위 시스템 - MRMAC
    • 10G/25G/40G/50G/100G 이더넷 NRZ GTM
    • -1LP에서 MRMAC 25G 이더넷​
      
      
• IP 개선 사항 - 무선
  • O-RAN​
    • IP 코어의 정적/동적 압축/압축 해제 기능(BFP + 변조)​
    • LTE Section Extension Type 3 정보를 지원하고 단일 인터페이스를 통해 외부 LTE 사전 코딩 블록을 공급하는 새로운 인터페이스​
    • (기존 심볼당 방식 외에) 슬롯당 Beam ID 매핑 지원​
    • DL Section Type 3 메시지 지원​
    • PDxCH BID 포트에 Section Type 0이 추가됨​
    • 최대 이더넷 패킷 크기가 16000바이트로 증가됨(9600바이트 점보 프레임 지원)​

•  IP 개선 사항 - 스토리지​
  • 이제 NVMeHA에서 Versal 및 VU23P 디바이스 지원​
  • 이제 NVMeTC에서 Versal 및 VU23P 디바이스 지원​
  • 이제 ERNIC에서 Versal 지원​
    • MRMAC에 대한 네이티브 연결​
  • AES-XTS는 특별 요청 시에만 사용 가능

• IP 개선 사항 - XPM
  • 이제 XPM_Memory 및 EMG에서 모든 URAM 크기 지원​
  • 이제 XPM_Memory 및 EMG에서 혼합 RAM 조합 지원​
    • ram_style = "mixed" 사용​ 
  • 광범위한 시뮬레이션 지원을 위해 XPM_Memory 및 XPM_FIFO에서 어설션 비활성화 허용​
    •  DISABLE_XPM_ASSERTIONS 정의가 추가됨

• IP 개선 사항 - GT 마법사 
  • Versal GTY 마법사 프로덕션
  • EA로 제공되는 Versal GTYP 마법사
  • EA로 제공되는 Versal GTM 마법사    

• Vitis HLS 2021.1 - 프로덕션 Versal 지원 ​
• DSP 블록 네이티브 부동 소수점 연산에 대한 Versal 타이밍 보정 및 새로운 컨트롤​
• 낮은 팬아웃 로직의 플러시 가능한 파이프라인 옵션(FRP(Free Running Pipeline))
• 개선된 자동 메모리 분할 알고리즘과 새로운 config_array_partition 옵션​
• GUI의 새로운 "Flow Navigator" 및 합성, 분석 및 디버그용 병합 보기​
• 낮은 런타임 오버헤드를 위한 Vitis 흐름 "무한" 스트리밍 커널 지원​
• II, 지연율 및 DSP/BRAM 활용성에 대한 히트맵이 있는 함수 호출 그래프 뷰어​
• BIND_OP 및 BIND_STORAGE에 대한 새로운 합성 보고서 섹션​
• 더 나은 일관성을 위한 개선된 데이터 중심 Pragma 처리​
• Vivado 보고서 및 새로운 내보내기 IP 위젯으로 Vivado에 옵션 전달​
• GUI 정보를 반영하기 위한 C 합성 후 새로운 텍스트 보고서

ML 모델 통합

• 최적화를 예측하고 선택하는 머신 러닝 모델​
  • Versal 설계에 대한 30% 컴파일 가속

새로운 합성 기능​

• XPM_MEMORY에서 이종 RAM 매핑 지원​
  • 모든 디바이스 리소스 유형을 사용하여 매핑되는 메모리 어레이: UltraRAM, 블록 RAM, LUTRAM
  • 모든 리소스의 가장 효율적인 사용​
  • 매개변수 또는 제네릭 사용: MEMORY_PRIMITIVE("mixed")​
  • WRITE_MODE = NO_CHANGE 지원 안 함​
  • VHDL-2008: to_string() 함수에 대한 새로운 지원​
  • 로그 보고서에 IP 제네릭 및 매개변수의 RTL 재정의 포함

구현에서의 머신 러닝 모델​

• 라우팅 정체 및 경로 지연 예측​
• 배치 기반 추정과 실제 라우팅 간의 상관관계 개선, Fmax 개선, 컴파일 시간 감소

opt_design -resynth_remap​

• 로직 수준을 낮추는 새로운 타이밍 기반 로직 콘 재합성 최적화​

XDC 속성을 사용하여 배치 중에 수동으로 LUT 및 레지스터 리타이밍​

• PSIP_RETIMING_BACKWARD​
• PSIP_RETIMING_FORWARD

Versal 디바이스의 새로운 기능​

• 보정된 Deskew가 디바이스 시작 전에 클럭 네트워크 지연 탭을 조정하여 왜곡을 더욱 최소화​
• 자동 파이프라인 삽입으로 경로별로 클럭 속도 향상…​
  • PL과 NoC 간, PL과 AI 엔진 간
  • AXI Regslice IP에서 그리고 auto-pipeline 속성을 사용하여 사용 가능​
  • 파이프라인 경로에 지연율 추가​
• SRL(Shift Register Primitive)의 탄성 파이프라인
  • 파이프라인은 여분의 파이프라인 단계를 보유하는 SRL을 중심으로 구축됨​
  • 플레이서는 소스 및 대상 배치에 따라 이상적인 파이프라인 구축
  • 더 광범위한 거리에 적용되도록 SRL에서 단계 분리 가능​
  • 단계가 SRL에 흡수되어 파이프라인이 더 짧은 거리로 축소됨
  • 파이프라인 경로에서 지연율 유지

지능형 설계 실행:

• IDR(지능형 설계 실행)은 새롭고 강력한 자동 타이밍 클로저 흐름에 액세스할 수 있는 푸시 버튼 액세스를 제공합니다.
  • report_qor_suggestions​
  • ML 전략 예측​
  • 증분 컴파일​
• Vivado 프로젝트에서 사용할 수 있으며 타이밍에 실패하는 구현 실행의 오른쪽 클릭 메뉴 선택으로 시작됩니다. IDR 보고서 대시보드는 흐름 진행률을 상세히 나타내며 관련 보고서에 대한 하이퍼링크를 제공합니다. 타이밍 클로저에 어려움이 있는 사용자에게 적합한 옵션입니다.
  • QoR 개선 평균 >10%

RQS(QoR 제안 보고) 개선 사항​

• DFX 인식 QoR 제안​
  • 정적이 잠금 상태일 때 DFX 모듈에서만 제안이 제공됨​
  • DFX 경계를 방해하는 제안 없음​
  • 합성 제안의 범위가 전체 또는 컨텍스트 외 실행으로 올바르게 지정됨
• 대화형 RQS(report_qor_suggestions) GUI 보고서에 평가가 포함됨

타이밍 보고서에서의 방법론 위반​

• 이제 타이밍 보고서에 보고 방법론 요약이 포함됨​
  • 방법론 위반에 대한 주목 유도​
  • 방치된 방법론 위반은 타이밍 실패를 유발할 수 있음​
• 최신 report_methodology 실행의 방법론 위반 요약 포함​
  • 설계 체크포인트와 함께 저장된 방법론 위반 요약

새 제약 조건 보고 기능​

• report_constant_path: 셀과 핀에서 관찰되는 상수 로직 값의 원인을 식별하는 새로운 명령​
  • report_constant_path <pins_or_cells_objects>​
  • report_constant_path -of_objects [get_constant_path <pins_or_cells_objects>]

Versal용 DFX

• 프로덕션 상태와 함께 사용 가능한 Versal DFX 흐름​
  • 블록 디자인부터 디바이스 이미지 생성까지 DFX 설계 컴파일​
  • Versal DFX 설계를 생성하기 위해 Vivado IPI BDC(블록 디자인 컨테이너) 사용​
• UltraScale, UltraScale+와 마찬가지로 Versal에서 DFX IP 활용​
  • DFX Decoupler IP, DFX AXI Shutdown Manager IP를 통한 비 NoC 인터페이스 격리​
• 모든 프로그래밍 가능 로직은 부분적으로 재구성 가능​
  • NoC에서 클럭, 하드 블록까지​
• AIE 전체 어레이 DFX(Dynamic Function eXchange) 지원​
  • Vitis 플랫폼 흐름을 통해 지원

DFX용 BDC

• IP Integrator에서 릴리스된 DFX용 BDC(블록 디자인 컨테이너)​
  • Versal에 중요한 모든 아키텍처 지원​
• 블록 디자인 내에 블록 디자인을 배치하여 DFX 설계 생성 및 처리​
  • UG947에 Zynq UltraScale+ 및 Versal 디바이스용 IPI BDC 튜토리얼이 제시됨​
  • GitHub에 더 많은 DFX 튜토리얼 게시 예정

DFX를 사용한 클래식 SoC 부팅 흐름​

• Versal 설계에 클래식 SoC 부팅 흐름 사용 가능​
  • 사용자가 프로그래밍 가능한 로직을 로드하기 전에 DDR 기반 처리 하위 시스템과 메모리를 빠르게 부팅하여 Linux를 실행할 수 있도록 지원
  • Versal에서 프로그래밍 이벤트를 분리하여 Zynq 부팅 흐름 에뮬레이션​
  • 이 흐름에서 사용되는 Auto-Pblock 생성​
  • CPM과 호환되지 않음

CPM4용 Versal Tandem 구성

• CPM4용 Tandem PROM 및 Tandem PCIe® 사용 가능​
• 이제 PCIe 엔드포인트의 120ms 구성이 필요한 사용자는
  CIPS 사용자 정의 GUI에서 탠덤 구성 모드 선택 가능​
  • Tandem PROM - 플래시에서 두 단계 모두 로드​
  • Tandem PCIe - 플래시에서 1단계 로드,
    DMA를 통해 PCIe 링크에서 2단계 로드​
  • 없음 - 표준 부팅

​UltraScale+에서 중첩 DFX 설계를 위한 추상 셸 지원

• 중첩 DFX(pr_subdivide)를 사용하여 RP(재구성 가능한 파티션)를 여러 중첩된 RP로 세분화​
• 중첩된 각 RP(write_abstract_shell)에 대한 추상 셸 생성​
• 해당 추상 셸을 사용하여 중첩된 각 RP의 구현 가속화

• VHDL-2008 개선 사항
  • 무제한 어레이​
  • 조건부 연산자​
  • 단항 감소 연산자​
     
• 코드 적용 범위 지원​
  
  • 중간 범위 데이터베이스 쓰기를 위한 write_xsim_coverage 명령 지원

SmartLynq+ 모듈

• Versal HSDP(고속 디버그 포트)에 최적화​
  • 더욱 빠른 디바이스 프로그래밍 및 메모리 액세스
  • 고속 데이터 업로드 및 다운로드​
  • 데이터 스토리지: 모듈에 탑재된 14GB DDR 메모리​
• HSDP(고속 디버그 포트) 지원​
  • USB-C 커넥터를 통한 Aurora 기반 HSDP 연결 지원​
• PC4 및 USB 기반 JTAG​
• 직렬 UART 지원

ChipScopy

• ChipScope용 오픈 소스 Python API​
  • Versal 디바이스 및 디버그 코어 제어 및 통신​
  • Vivado 사용 불필요 - PDI/LTX만 필요​
  • 이점​
    • 맞춤형 디버그 인터페이스 구축​
    • Python 생태계를 통한 인터페이스​

• Versal AI Core 시리즈: XCVC1902 및 XCVC1802
• Versal Prime 시리즈: XCVM1802
• Zynq UltraScale+ RFSoC: XCZU43DR, XCZU46DR, XCZU47DR, XCZU48DR, XCZU49DR

• 이제 Petalinux는 기존의 독립형 설치 제품 외에 AMD Unified 설치 프로그램에도 포함되어 있습니다.

• 개정 제어 개선 사항
  • 출력 결과물과 소스를 분리하는 새로운 디렉토리 구조
  • BD/IP 출력 결과물이 더는 project.srcs 디렉토리에 저장되지 않음.
  • 모든 출력 결과물이 project.srcs와 병렬로 project.gen 디렉토리에 저장됨
  
  
• 주소 맵 개선 사항
  • HTML의 주소 맵 그래픽 보기
  
  
• Vitis 플랫폼 제작 개선 사항​
  • 프로젝트 생성 중 그리고 프로젝트 설정에서 Vivado 프로젝트를 확장 가능한 플랫폼 프로젝트로 식별 가능​
  • 새 플랫폼 인터페이스 검증 DRC 추가
  • 플랫폼 BD에 대한 검증 중에 플랫폼 DRC 실행​
  • 새로운 플랫폼 설치 GUI​
  
  
• IP 캐싱 개선 사항​
  • 압축된 읽기 전용 IP 캐시 생성 및 사용 가능
  • 압축된 캐시를 지정할 수 있으며 압축 해제할 필요가 없음
  
  
• 블록 디자인 컨테이너​
  • 다른 BD 내부에서 BD 인스턴스화​
  
  
• CIPS(Control Interfaces and Processing System) - Versal
  • XHUB 스토어의 예제 설계 - Versal

데이터 센터

• PCI Express(QDMA) 디바이스 지원 확장을 위한 Queue DMA 하위 시스템
  • "-2LV" UltraScale+ 디바이스의 Gen3x8
  • "-2LV" Virtex UltraScale+ VU23P 디바이스의 Gen4x8
  
  
• GTY, PL PCIE4, CPM4 통합 블록을 대상으로 하는 PCI Express용 Versal Adaptive SoC 하위 시스템
  • PCI Express용 통합 블록(GTY + PL PCIE4)
  • PCI Express용 DMA 및 브리지 하위 시스템(GTY + PL PCIE4 + Soft QDMA, XDMA, AXI-Bridge)
  • PCI Express용 CPM 모드(GTY + CPM4)
  • PCI Express용 CPM DMA 및 브리지 모드(GTY + CPM4 + Hard QDMA, XDMA, AXI-Bridge)
  • PCI Express용 PHY(GTY)

비디오 및 이미징

• MIPI
  • Versal 디바이스의 DPHY 속도 증가: -2 및 -3 디바이스에서는 3200Mbs, -1 디바이스에서는 3000Mbs
  • CSI RX 코어에 대한 YUV420 출력 지원 추가
  
  
• DisplayPort 1.4 하위 시스템
  • YUV420 지원, 적응형 동기화, 정적 HDR
  • 일반 액세스에서의 eDP IP 옵션
  
  
• SDI 하위 시스템
  • HLG HDR 지원
  • Versal VCK190 패스스루 예제 설계
• HDMI2.0에 HDMCP2.3에 대한 지원 추가

유선 및 무선

• JESD204C 전체 프로덕션
• UltraScale+ 및 Versal을 위한 새로운 200G RS-FEC
• 1G/10G/25G 이더넷에 1단계 및 TSN 지원 추가
• Versal MRMAC 1단계 1588 하드웨어 타임스탬핑
• 10G/25G MRMAC 이더넷 2단계 1588 Linux 드라이버 지원
  • https://github.com/Xilinx/linux-xlnx/tree/xilinx-v2020.2

스토리지

• 새로운 ERNIC 기능
  • 100G 지속형 대역폭 지원을 위한 리소스 최적화
  • 새로운 VU23P 디바이스 지원
  • PCF(우선순위 흐름 제어) 개선
  
  
• 이제 NVMeTC에서 새로운 VU23P 디바이스 지원
• Lossless Compression IP, GZIP 및 ZLIB 알고리즘
• 이제 Alveo U50 및 Bittware 250-SoC 보드 모두에서 NVMeOF 참조 설계 사용 가능

일반

• XPM
  • 이제 IPI를 통해 XPM_CDC 사용 가능
  • Versal에 대한 URAM 초기화 지원
  
  
• 인프라 및 내장형
  • 새로운 SmartConnect 기능
    • 우선순위 중재
    • 저역 모드
    
    
• Versal용 IPI의 EMG(Embedded Memory Generator)가 Block Memory Generator 대체
• Versal용 IPI의 EFG(Embedded FIFO Generator)가 FIFO Generator 대체

마법사:

• 이제 Versal에서 마법사 사용 가능
  • GTY 트랜시버 마법사
  • 고급 IO 마법사
  • Clocking Wizard
  
  
• 새로운 트랜시버 마법사 기능
  • 전체 블록 자동화(레인 선택 포함)
  • 즉시 재구성(Versal만 해당)
  • 쿼드 공유(Versal만 해당)
  • 트랜시버 브리지 IP(Versal만 해당)
  
  
• HLS(High-Level Synthesis)
  • Vitis HLS가 Vivado의 Vivado HLS 대체(v2020.1에서 Vitis의 기존 기본값)
  • 상위 포트에 대한 어레이 재형성 및 파티셔닝 지시문 추가
  • 인터페이스 및 AXI-4 버스트를 위한 새로운 보고 섹션이 포함된 간소화된 도구 모음 아이콘 레이아웃
  • Versal의 DSP 블록에서 단일 클럭 주기 부동 소수점 누적 추론
  • Tcl 파일에서 프로젝트를 생성하고 GUI에서 직접 열 수 있음(vitis_hls -p <file>.tcl)
  • "솔루션 설정"→"일반"의 비기본 옵션에 대한 새로운 단일 클릭 필터
  • 이제 AXI 인터페이스에 대한 제한적 임의 테스트가 GUI에 표시됨
  • bind_storage pragma를 통한 온칩 블록 RAM ECC 플래그 옵션
  • CoSim 중 GUI에서 대화형 FIFO 깊이 크기 조정
  • SIMD 프로그래밍 지원(벡터 데이터 형식)

Matlab 및 Simulink용 애드온:

• 통합 설치 프로그램을 통해 런처에서 모델 컴포저와 System Generator 모두 설치 가능

• VHDL-2008 지원
  • 전환 연산자(rol, ror, sll, srl, sla, sra)
  • 어레이 및 스칼라 논리 연산자 혼합
  • 신호에 대한 조건부 순차 할당
  • 케이스 생성
  • 전역 정적 및 로컬 정적 표현식에 대한 확장
  • 범위 경계의 정적 범위 및 정수 식
  
  
• 교차 언어 계층 이름 지원
  • SV/Verilog 모듈의 VHDL 신호에 액세스할 수 있도록 Verilog 계층 이름이 활성화됨
  
  
• Versal에 대한 시뮬레이터 지원
  • AMD 시뮬레이터
  • 타사 시뮬레이터
    • Cadence Xcelium
    • Mentor Graphics Questasim

• Versal AXIS-ILA
• 디버그 흐름 개선
• 디버그 블록 자동화 개선
• URAM 및 AXIS-ILA 추적 스토리지 선택 지원

• System Verilog 문자열 형식 지원
• VHDL-2008의 고정 및 부동 소수점 패키지 지원
• 이종 RAM을 위한 자동 파이프라이닝
• 논리 압축 지시문이 Versal LOOKAHEAD로 확장됨

• RQA 및 RQS 개선 사항

• DFX(Dynamic Function eXchange)용 추상 셸
• 단일 설계의 IDF(Isolation Design Flow) + DFX

• Windows에 대해 다운로드 확인(다이제스트 및 서명) 지원
• 이제 웹 설치 프로그램의 다운로드 전용 기능에서 두 가지 옵션 지원
  • 전체 이미지 다운로드(모든 제품)
  • 선택한 제품만 다운로드(작은 크기)

• 새로운 예제 설계 및 보드 파일 다운로드 유틸리티. 필요한 항목만 다운로드하고 Github에서 방대한 AMD 및 타사 솔루션 라이브러리에 액세스할 수 있습니다.
• 추가되거나 개선된 예제 설계를 다운로드하여 사용 가능

• 새로운 "경로" 및 "네트워크" 개념 도입
  • 익숙한 외형 유지
• 주소 편집기를 통한 완전한 크로스 프로빙
  • 경로 및/또는 네트워크별로 강조 표시
• 실시간 오류 강조 표시
  • 도구 설명으로 실패 세부 정보 제공
•  새로운 "주소 경로" 패널
  • 경로 세부 정보 표시
• 새로운 "주소 보기" 감성적 보기
  • 주소 지정 가능한 콘텐츠에 대해서만 단순화
  • 깔끔한 주소 지정 연결성 보기

데이터 센터

• ERNIC IP 개선 사항
  • 100GE 회선 속도로 작동하도록 대역폭 및 지연율 개선
  • 64비트 주소를 지원하도록 개선 이제 새로운 함수 사용 가능: PFC 함수 및 Immediate 명령
• 데이터 센터 암호화 애플리케이션을 위한 새로운 AES IP
• 새로운 NVMe 대상 컨트롤러 IP가 스토리지 가속화를 위해 호스트 가속기에 연결
• 이제 NVMeOF 턴키 U50 Alveo 솔루션 사용 가능. FPGA 비트 파일 및 문서 포함
• PCI Express용 Queue DMA 하위 시스템(QDMA 4.0)에 대한 주요 개정으로 타이밍 개선, 리소스 사용률 감소, 순방향 마이그레이션 간소화 가능

유선/무선

• 무선
  • GTH3/4에 대한 JESD204C 지원 추가 - 시제품 2020.1
  • 전용 SRS/PRACH AXI 스트림 및 32개 공간 스트림을 통해 O-RU(O-RAN 무선 장치) 기능을 제공하는 새로운 ORAN 무선 인터페이스 IP
  • US+ 58G GTM 하드 50G KP4 FEC를 활용하여 공간과 전력을 절약하는 새로운 400G FEC IP 소프트 및 옵션 구현
• 유선
  • AXI 이더넷에 전환 가능한 SGMII 및 1000BASE-X에 대한 지원 추가
  • 50G 이더넷 하위 시스템에 선택적인 소프트 50G 'KP2' NRZ FEC 추가
  • 통합 100G 이더넷 하위 시스템에 선택적인 소프트 100G 'KP4' NRZ FEC 추가

일반

• 방화벽 IP - 업스트림 또는 다운스트림 방향 보호. 이 IP는 서비스형 FPGA 및 기타 애플리케이션의 영역을 격리하는 데 도움이 됩니다.
• 저역 모드에 최적화되었으며 1x1 커플링 및 변환 기능까지 갖춘 SmartConnect IP

비디오 및 이미징 IP

• SDI 하위 시스템에 네이티브 비디오 인터페이스 모드에서 12bpc 및 HFR 추가
• MIPI CSI 전송 하위 시스템에 raw16 및 raw20 색상 형식에 대한 지원 추가
• Video Mixer에 색도계 BT.709 및 BT.601 지원을 선택하는 옵션 추가
• HDMI2.0 하위 시스템에 32채널 오디오 및 3D 오디오 지원 추가

• XDC 제약 조건을 사용하여 HDL 특성을 재정의할 수 있으므로 HDL 소스 코드를 수정하지 않고도 합성 동작을 수정할 수 있습니다.
• 동일한 설계에서 서로 다른 언어 간의 향상된 일반 및 매개변수 전달을 통해 다양한 언어의 설계를 재사용하고 통합합니다.
• 함수 호출을 처리할 때 도구 성능이 크게 향상됩니다. 모든 언어에 대한 개선이 이루어졌습니다.
• Logic Compaction이라는 새로운 지시문으로 최소한의 로직 리소스를 사용하여 저정밀도 산술 함수를 구현합니다.
• 특정 리소스 유형의 높은 사용률을 방지하기 위해 다양한 리소스 유형에 걸쳐 배열을 균형 있게 조정함으로써 메모리 매핑이 크게 개선되었습니다.

DFX(Dynamic Function eXchange)​

• 중첩 DFX를 사용하면 동적 영역 내에 하나 이상의 동적 영역을 배치하여 DFX의 유연성을 더욱 확장할 수 있습니다.
  • UltraScale 및 UltraScale+ 지원
  • 프로덕션 상태, 프로젝트 지원 없음
• 혜택
  • 더욱 간편한 검증
  • 데이터 센터 카드 가동 시간
  • 더 미세한 세분성
• 부분 재구성을 위한 모든 기존 IP를 DFX(Dynamic Function eXchange) 용어를 사용하는 동등한 IP로 대체했습니다.
  • IP는 기능적으로 이전 제품과 동일하며 PR에서 DFX로 쉽게 업그레이드 가능

구현 설계 흐름

• 이제 Pblock은 기본적으로 소프트 유형입니다.
• 유일한 예외: DFX Pblock은 정의상 하드 경계이며 소프트가 될 수 없음
• 이점
  • Pblock 경계 밖에 셀을 배치하여 설계 성능 향상 가능(유선 길이 단축, 정체 감소)

설계 분석 및 타이밍 클로저

• QoR 제안 보고에서 성능 향상을 위해 최대 3개의 맞춤형 전략을 예측합니다.
  • Default 및 Performance_Explore보다 더 나은 결과를 제공할 것으로 예상됩니다.
  • 많은 전략을 정리하는 데 드는 컴파일 시간과 노력이 절약됩니다.
  • RQA(report_qor_assessment)를 실행하여 설계가 전략 예측과 호환되는지 확인합니다.
• 관련 정보를 제공하도록 report_ram_utilization 보고서를 완전히 개편했습니다.
  • 메모리 리소스 절충안 작성
  • 비효율적인 DRAM 식별
  • OPT 후 최적화 보기
  • 성능/전력 병목 현상

전력 분석

• 이제 Vivado에서 전원 레일을 통한 보고 지원
  • 전력 보고서에서 레일 및 공급 장치 모두에 대한 총 전류 및 현재 예산 계산
  • 전원 레일 정의는 보드 파일에 포함되어 있음
• 이제 Alveo U50에 대한 레일 보고 사용 가능