AMD Vivado™ 新增功能

• 适用于所有 Versal 器件的全新高级流程，支持基于分区的布局和并行布局布线，以减少拥塞和提高可布线性，从而快速实现设计收敛
• 能够首先启动处理子系统，同时延迟配置可编程逻辑，从而快速启动操作系统和各种启动顺序流
• Pblock 在布局规划期间的 GUI 增强功能，包括工具提示、“对齐模式”布局和快速访问属性设置

• 支持 MicroBlaze V IP 的实时预设
• 能够从顶层 RTL 配置 Versal 器件中硬 IP 的关键组件，例如 CIPS、NoC 和收发器
• 实用程序 IP 的内嵌 HDL 可加快 IP 加载和配置速度

• 增强的 DFX 布局规划可视化以加快实施
• 关键指标的 DFX 摘要报告，可指导用户进行优化 

• 用于 PDI 调试的新实用程序（解码和分析启动配置错误）
• 重命名 Xilinx Simulator Interface (XSI) 的内核共享库

准备量产的器件

• Versal AI Core 器件：XQVC1702 

• 支持代码覆盖
• 为第三方工具更新了仿真工具
• 增强了对导出仿真流程的支持 

• 通过多线程生成比特流：扩展对 Versal 的支持
• PnR 期间灵活的 MARK_DEBUG 处理
• 全新的布局后物理优化
• 支持 VHDL-2019 

• 针对 Versal 和 UltraScale+ 设计改进了 Intelligent Design Runs (IDR)
• 改善了报告 QoR 评估 (RQA) 功能

• 针对 Versal 器件的 AXI Debug Hub，增加了 BSCAN 回退功能
  
• 针对 Versal 器件的“插入”流程提供 DFX 调试支持 

PCIE 子系统

• 适用于 Linux 和 DPDK 的 CPM5 x86 主机驱动程序
• 改进了 QDMA v5.0 的性能

有线

• 针对 Versal Premium 器件提供了 DCMAC、HSC、QSGMII 的生产支持
• Versal 器件中支持硬核 Interlaken 的 400G RS-FEC，具有 MRMAC FEC 功能

无线

• RFSoC DFE IP - 新增 FT PRACH IP、更新了多频段 PRACH IP、评估工具的易用性增强
• 针对宏蜂窝/小型蜂窝基站的 ORAN-PL 资源优化
• 增强多频段支持

内存

• Versal HBMZE 公共访问
• HBM2E System C 仿真

基础设施，嵌入式，GT 向导

•  在软核 CAN 和 AXI Stream FIFO 中启用 ECC

多媒体

• DisplayPort 2.1 Tx
• ZU+ 符合 HDMI 2.1 规范
• MPI CSI RX IP 和 DSP IP 增强功能
• 在 VEK280 上新增了 MIPI CSI -2 RX 示例设计
• VDU 一般访问权限 

• 在企业版 Vivado ML 中启用的器件 
  • Versal™ Premium 系列：XCVP1702、XCVP1802、XCVP1102

• 在标准版和企业版中启用的器件 
  • Kria™ SOM：XCK24

• 准备量产的器件
  • Versal Premium 系列：XCVP1202
  • Versal Prime 系列：XCVM1502
  • Versal AI Core 系列：XCVC1702、XCVC1502

• 安装占用的峰值磁盘空间减少 25%

基础设施和嵌入式

• 软端点保护单元 (EPU) IP，可用于保护驻留在 PL 中的 AXI 代理

存储

• 嵌入式 RDMA 支持的 NIC (ERNIC) 现在支持多达 2000 个队列对 (QP)

千兆位收发器 (GT) 向导

• Versal GTM 现在支持半密度和全密度之间的速率切换 
• Versal GTY/GTYP 的 16 种配置（限于内部 BRAM 容量）

有线

• 100G 多速率以太网 MAC 子系统 (MRMAC) 
  • 已启用 100G 以太网 106g 串行信道支持
• 600G 多速率以太网 MAC 子系统 (DCMAC) 
  • 已启用 100GE、200GE、400GE 106G 串行/信道支持 
• Aurora 64B/66B 
  • 在 Versal Premium 上增加了对 16 信道 GTYP 或千兆收发器模块 (GTM) 的支持 

无线

• Zynq™ RFSoC DFE IP 更新：通道滤波器和 DUC-DDC UL/DL 共享 
• Zynq RFSoC DFE DPD 更新：PL 资源优化 
• Zynq RFSoC DFE O-RU TRD：更新为仅支持低 PHY 处理

PCIe® 子系统 

• 面向 Linux 和 DPDK 的 CPM5 x86 主机驱动程序在 GitHub 上公开发布 
• Versal CPM5 PCIe BMD 仿真设计（来自 CED 商店） 
• Versal CPM Tandem PCIe 设计（来自 CED 商店） 
• QDMA v5.0 提高了性能/资源利用率 

多媒体 

• Versal AI Edge 支持软 IP 和视频解码器单元 (VDU)
• Warp Processor IP 正式量产
• 支持超高清 8K 多媒体解决方案 
  • HDMI2.1
  • Video Mixer IP 

• IP Integrator 支持 AXI 数据流 NoC MxN 
• 新的地址重映射功能
• Vivado 可用于默认语法检查
• 地址路径可视化
• 将 XCI 文件从 XML 格式转换为 JSON 格式

• 支持系统 Verilog“接口类”
• 通过 tcl 命令和对象窗口对参考类型的系统 Verilog 对象提供调试支持
• 支持 VHDL-2008

• 全新 Versal 架构可支持 PCIe 调试器
  • VP1502
  • VP1702
  • VP1802
• Versal HBM 器件可支持 HBM2E 调试器
• 全新 Versal 架构支持 Integrated Bit Error Ratio Tester (IBERT)
  • VP1502
  • VP1702
  • VP1802

• 针对高扇出网的 QoR 优化  
• 针对硬 IP 块的布局器复制 
• 为 SSI 设计新增了两个分区约束  
• LUT 分解选项可减少拥塞 
• 为单片 Versal 器件启用增量实现 
• 支持 Versal 器件的 ECO 流程 

• 在 QoR 评估报告中添加了新内容
• 启用 Intelligent Design Runs 后，Versal 设计的 QoR 平均提高 5% 

• 针对 SSI 器件的 DFX 支持 
• 针对 Versal Premium 和 Versal HBM 器件的 Abstract Shell 支持 
• 针对基于项目的模式提供 Abstract Shell 支持 

以下器件均已在企业版 Vivado ML 中启用

• Versal AI Core 系列：XQVC1902
• 宇航级 Versal AI Core 系列：XQRVC1902
• Versal AI Core 系列：XCVC1702、XCVC1502
• Versal AI Edge 系列：XCVE1752
• Versal Prime 系列：XQVM1802
• Versal Prime 系列：XCVM1402、XCVM1302、XCVM1502
• Versal Premium 系列：XCVP1202

以下器件均已在企业版和标准版中启用

• Artix UltraScale+：XCAU15P、XCAU10P
• Zynq UltraScale+ MPSoC：XAZU1EG

有线

• Versal Premium 支持：
  • 600G 以太网子系统
  • 带 RS-FEC 子系统的 600G Interlaken
  • 高速加密引擎 (HSC) 子系统
  • Aurora 64B/66B NRZ GTM
  • JESD204C 64B/66B GTM
• Artix UltraScale+ GTH 支持 Aurora 8B/10B
• 可用的 GTM 64G 以太网 PAM4 预设
• 可用的 GTM XSR（极短距离）预设

• 基于 ML 进行资源估算
• 简化格式以支持用户版本控制
• 块参考增强
  • 将块设计作为模块参考添加到另一个 BD 中
• CIPS 块自动化现在可同时支持 DDR 和 LPDDR
• Versal Hardblock 规划器在 2022.1 版本中正式量产

• 聚合 slice – VHDL 2008
• 范围窗口中的 SystemC 设计单元名称

• 设计方法违规感知
  • 打开违规设计时弹出警告
• 交互式 QoR 评估报告
  • Design Runs 中显示报告 QoR 评估 (RQA) 得分
• 轻松访问项目中的时序收敛功能
  • 对于 Versal，我们现在提供 ML 策略和 Intelligent Design Runs
• 自动 QoR 建议流程
  • 在难以按照时序要求对设计进行迭代时使用
• 在 Vivado 中整体提升 QoR
  • QoR 平均提升 5-8%

• 针对 Versal H10 的 IBERT 和 PCIe 调试器支持
• 使用 Versal ILA 和存储认证支持启动时触发
• Chipscopy 增强功能

以下器件均已在 Vivado ML 企业版及标准版中启用

• Artix UltraScale+ 器件：XCAU20P 和 XCAU25P

时序与 QoR 增强：

• 为用户提供输入高层次吞吐量限制方面的支持
• 提高了 HLS 时序估算精度：当 HLS 报告时序收敛时，Vivado 的 RTL 综合也应预期满足时序要求

易用性提升

在 C 语言综合报告中添加接口适配器报告：

• 用户需要知道接口适配器对其设计的资源影响
• 接口适配器具有可影响设计 QoR 的可变属性
• 其中一些属性的相关用户控件应该向用户报告
• 提供 bind_op 和 bind_storage 报告的文字版本

分析和报告

函数调用图查看器有一些新特性：

• 全新鼠标拖动式缩放功能
• 全新概观特性，不仅可显示全图，而且用户还可放大整体图形的各部位
• 所有函数及环路都与它们的仿真数据一起显示

现已提供可在仿真后使用的全新时间轴跟踪查看器。该查看器可显示设计的运行时概况，并允许用户保留在 Vitis HLS GUI 中。

• Versal Premium GTM 支持 600G Interlaken 预设
• Versal Premium GTM 支持 100GE 预设
• 全新 Versal Premium 集成了 600G Interlaken 仿真支持
• Versal 器件现在支持 EPC IP
• XPM 内存和 XPM FIFO 现在支持混合 RAM 模式，
  使用“ram_style = "mixed"”
• 无损压缩 IP 增加了对增强解压缩模式的支持，在增加少量 LUT 成本的情况下，将吞吐量提高了一倍
• 发布了对 Artix UltraScale+ FPGA 的 PCIe 子系统支持
• 扩展了对 Versal 自适应 SoC 的 PCIe 子系统器件支持

Intelligent Design Runs (IDR)

• 改进了报告内容： 
  • 删除了不相关的表条目和非活动链接
  • 为所有阶段添加了设计统计数据
• 右键点击菜单进行选择，可生成比特流
• 右键点击菜单进行选择，可终止运行

基于 ML 的布局器指令预测

• 在 place_design 运行时位置，最多可以预测 3 个性能超过的布局器指令
• 将 place_design -directive 选项与以下值搭配使用：Auto_1、Auto_2 和 Auto_3

• Versal™ AI Core 系列：- XCVC1902 和 XCVC1802​
• Versal Prime 系列：- XCVM1802​
• Virtex™ UltraScale+™ HBM 器件：XCVU57P

• Flexlm 版本已升级到 11.17.2.0
  • 仅支持 64 位版本的 Linux 和 Windows
  • 使用浮动许可的客户必须将许可实用程序升级到 Flexlm 11.17.2.0

• 块设计容器
  • 2021.1 是块设计容器的正式版本。
  • 支持模块化设计，以实现可重复使用
  • 允许团队设计
  • 在项目模式下启用 DFX 流
  • 能够为仿真和综合指定变体
  • 针对顶层 BD 的 BDC 进行地址管理
     
• Vivado 商店
  • 从 GitHub 下载板卡和示例设计
  • 第三方板卡合作伙伴可以异步方式向这些存储库贡献内容，而不受 Vivado 发布周期的限制
     
• IP/IPI 版本控制方面的改进
  • 将旧的 Vivado 项目迁移到新的目录结构
     
• CIPS 3.0​
  • 将 CIPS 的 IP 重新架构为分层模型
  • 全新模块化用户界面
  
  
• Vivado 文本编辑器 – Sigasi 后端
  • 语言协议服务器支持：
    • 自动填写
    • 进入定义/查找用法
    • 工具提示
    • 缩进（仅限 VHDL 中的范围）
    • 键入时显示语法错误和警告
    • 代码折叠
    • 语义突显
    
    
• 为 CIPS 和 NoC 提供 IPI 设计辅助
  • 为 NoC 和 CIPS 连接启用直观的块自动化
  • 允许更轻松地创建设计，以访问连接到器件或板卡上的所有可用内存（例如 DDR 和 LPDDR）
  
  
• 通过互连实现非 2 次幂 DDR 分配
  • IPI 现在支持使用一个或多个 SmartConnect IP 跨地址路径分配非 2 次幂 (NPOT) 地址

• IP 封装器增强功能​​
  • 改进了封装器客户体验
    • 在 IPI/定制 IP 中连接自定义接口
    • 封装器中的 XPM 内存
    • 从目录打包 IP 时，能够在封装器中将文件标记为 SV 或 VHDL-2008
  • 将打包好的 RTL IP 作为 Vitis 内核的正式版本发布
    • IP 封装器内的内核特定 DRC
    • 易于使用
    • 将元数据保留在这些打包好的 IP 中，以供 Vitis 内核使用

• IP 增强功能；– 数据中心​​
  • PCIe 子系统
    • Versal Premium 中提供对 CPM5、PL PCIE5 和 GTYP 的抢先体验支持
    • 在 Versal CIPS 验证 IP (VIP) 中提供 CPM4 支持，以便进行仿真
  • 推出算法 CAM IP​
    • 针对 US+ 器件的抢先体验支持
  • AXI IIC 动态读取模式功能的改进
  • SmartConnect 支持非二次幂地址范围
  • XilSEM 库 API 发布和 UG643 文档
  • 针对 US+ 器件新增的 SEM IP 核器件支持

• IP 增强功能 – 视频和成像
  • 视频和图像接口 IP
    • CSI TX 子系统增加了对 YUV422 10 位的支持
    • DisplayPort 子系统新增了对 HDCP2.2/2.3 中继器特性的支持
    • HDMI2.1（受控访问）不仅新增了动态 HDR 支持，而且还增强了游戏特性（VRR、FVA、QMS 和 ALLM）
  • 新 IP：用于以数字方式处理图像的 Warp Processor
    • 支持梯形失真、桶形和枕形失真以及任意失真
    • 缩放：0.5x、1x、2x；旋转：-90 至 +90 度​
    • 分辨率从 320x240 到 3840x2160，支持多通道
    • 输入和输出：18/10/12 bpc YUV，RGB

• IP 增强功能 - 有线
  • 100G 多速率以太网子系统 - MRMAC
    • 10G/25G/40G/50G/100G 以太网 NRZ GTM
    • MRMAC 25G 以太网 (-1LP)
      
      
• IP 增强功能 – 无线
  • O-RAN​
    • IP 核中的静态/动态压缩/解压缩功能（BFP + 调制）
    • 新接口支持 LTE Section Extension Type 3 信息，可通过单个接口提供外部 LTE 预编码块
    • 支持按插槽映射波束 ID（除了按符号方法映射外）
    • 支持 DL Section Type 3 消息
    • 向 PDxCH BID 端口添加了 Section Type 0
    • 以太网数据包大小上限增加到 16000 字节（支持 9600 字节巨型帧）

•  IP 增强功能 – 存储​​
  • NVMeHA 现在支持 Versal 和 VU23P 器件
  • NVMeTC 现在支持 Versal 和 VU23P 器件
  • ERNIC 现在支持 Versal​
    • 与 MRMAC 的本机连接
  • AES-XTS 只按特殊要求提供

• IP 增强功能 XPM
  • XPM_Memory 和 EMG 现在支持所有 URAM 大小
  • XPM_Memory 和EMG 现在支持混合 RAM 大小
    • 使用 ram_style = "mixed"​ 
  • XPM_Memory 和 XPM_FIFO 允许禁用断言以实现更广泛的仿真支持
    •  已添加 DISABLE_XPM_ASSERTIONS define

• IP 增强功能 - GT 向导 
  • Versal GTY 向导生产
  • Versal GTYP 向导可作为 EA 提供
  • Versal GTM 向导可作为 EA 提供    

• Vitis HLS 2021.1 – 生产 Versal 支持
• Versal 时序校准以及 DSP 块原生浮点运算的全新控制
• 扇出逻辑较低的可刷新流水线选项（自由运行流水线又称 frp）
• 增强的自动内存分区算法和新的 config_array_partition 选项
• 在 GUI 和合并视图中新增了“Flow Navigator”，用于综合、分析与调试
• Vitis 流程“永不停止”数据流内核支持低运行时开销
• 带热图的函数调用图形查看器支持 II、延迟和 DSP/BRAM 利用率
• 为 BIND_OP 和 BIND_STORAGE 新增了综合报告部分
• 改进了数据驱动的 pragma 处理，可获得更高的一致性
• Vivado 报告和全新导出 IP 小部件，用于将选项传给 Vivado
• C 语言综合后的全新文本报告，可反映 GUI 信息

ML 模型集成

• 利用机器学习模型进行预测并选择优化​
  • Versal 设计的编译速度提高了 30%

全新综合功能​​

• XPM_MEMORY 支持异构 RAM 映射​
  • 使用所有器件资源类型映射的内存数组：UltraRAM、块 RAM 和 LUTRAM​
  • 充分利用所有资源
  • 使用参数或泛型：MEMORY_PRIMITIVE（“mixed”）
  • 不支持 WRITE_MODE = NO_CHANGE
  • VHDL-2008：针对 to_string() 函数提供的全新支持
  • 日志报告包含 IP 泛型和参数的 RTL 覆盖

实现方案中的机器学习模型

• 预测布线拥塞和布线延迟
• 基于布局的估算与实际布线之间的关联性更好，提高了 Fmax，缩短了编译时间

opt_design -resynth_remap​

• 时序驱动的全新逻辑锥重新综合优化可减少逻辑层

使用 XDC 属性在布局的过程中手动重定时 LUT 和寄存器

• PSIP_RETIMING_BACKWARD​
• PSIP_RETIMING_FORWARD

Versal 器件的新功能

• 校准去歪斜功能可在器件启动前调整时钟网络延迟抽头，以进一步减少歪斜
• 自动流水线插入通过优化路径提高了时钟速度……
  • PL 和 NoC 之间以及 PL 和 AI 引擎之间
  • 可以从 AXI Regslice IP 提供，也可以通过使用自动流水线属性提供
  • 增加流水线路径的延迟
• 来自移位寄存器基元 (SRL) 的弹性流水线
  • 围绕 SRL 构建流水线，该 SRL 包含多余的流水线阶段​
  • 布局器根据源布局和目标布局构建理想的流水线
  • 阶段可以从 SRL 中取出，以扩大范围
  • 阶段可由 SRL 吸入，以缩短流水线，从而缩小范围
  • 保留流水线路径上的延迟

Intelligent Design Runs：

• Intelligent Design Runs (IDR) 可让用户通过按钮访问功能强大的全新自动时序收敛流程
  • report_qor_suggestions​
  • ML 策略预测
  • 增量编译
• 可在 Vivado 项目中使用，通过右键点击菜单选择时序失败的实现轮次来启动。IDR 报告仪表板详细说明流程进度并提供相关报告的超链接。非常适合面临时序收敛困扰的用户
  • QoR 平均提升 >10%

报告 QoR 建议 (RQS) 方面的改进

• DFX 感知 QoR 建议
  • 当静态为锁定时，仅在 DFX 模块上给出建议
  • 没有扰乱 DFX 边界的建议
  • 综合建议正确限定了全局或脱离环境运行的范围
• 包含在交互式 report_qor_suggestions (RQS) GUI 报告中的评估

时序报告中的方法违规

• 时序报告现在包含 Report Methodology 摘要
  • 提请注意方法法违规
  • 若方法违规被忽视，可能会导致时序故障
• 包含最新 report_methodology 轮次中的方法违规摘要
  • 方法违规摘要与设计检查点一起存储

全新约束报告特性

• report_constant_path：用于标识在单元和管脚上观察到的常量逻辑值的来源的新命令
  • report_constant_path <pins_or_cells_objects>​
  • report_constant_path -of_objects [get_constant_path <pins_or_cells_objects>]

Versal 的 DFX 支持

• 适用于生产状态的 Versal DFX 流
  • 从块设计到器件镜像创建的 DFX 设计编译过程
  • 使用 Vivado IPI 块设计容器 (BDC) 创建 Versal DFX 设计
• 就像 UltraScale、UltraScale+ 一样，在 Versal 中利用 DFX IP
  • DFX Decoupler IP、DFX AXI Shutdown Manager IP，用于隔离非 NoC 接口
• 所有可编程逻辑均可部分重配置
  • 从 NoC 到时钟再到硬块
• AIE 全阵列 Dynamic Function eXchange 支持
  • 通过 Vitis 平台流提供支持

用于 DFX 的 BDC

• 用于 DFX 的块设计容器 (BDC) 已在 IP Integrator 中发布
  • 支持所有架构，这对 Versal 至关重要
• 在块设计中放置块设计以创建和处理 DFX 设计
  • UG947 显示了 Zynq UltraScale+ 和 Versal 器件的 IPI BDC 教程
  • 更多 DFX 教程将在 GitHub 上发布

使用 DFX 的 Classic SoC Boot 流

• Classic SoC Boot 流可用于 Versal 设计
  • 使用户能够在加载可编程逻辑之前快速启动基于 DDR 的处理子系统和内存以运行 Linux
  • 在 Versal 中分离编程事件以模拟 Zynq 启动流程
  • 自动生成该流程中使用的 Pblock
  • 与 CPM 不兼容

面向 CPM4 的 Versal 串联配置

• 为 CPM4 提供串联 PROM 和串联 PCIe
• 需要 120 ms PCIe 端点配置的用户现在可在
  CIPS 自定义 GUI 中选择串联配置模式
  • 串联 PROM – 从闪存加载两个阶段
  • 串联 PCIe – 从闪存加载阶段 1，
    通过 DMA 在 PCIe 链路上加载阶段 2
  • 无 – 标准启动

在 UltraScale+ 中为嵌套 DFX 设计提供 Abstract Shell 支持

• 使用嵌套 DFX (pr_subdivide) 将可重新配置分区 (RP) 细分为多个嵌套 RPS
• 为每个嵌套 RP 创建 Abstract Shell (write_abstract_shell)
• 通过使用 Abstract Shell 加速每个嵌套 RP 的实现

• VHDL-2008 增强功能
  • 无约束数组
  • 条件运算符
  • 一元归约运算符
     
• 支持代码覆盖
  
  • write_xsim_coverage 命令支持写入中间覆盖数据库

SmartLynq+ 模块

• 针对 Versal 高速调试端口 (HSDP) 进行了优化​
  • 更快的器件编程和内存访问
  • 高速数据上传和下载
  • 数据存储：模块上的 14GB DDR 内存
• 高速调试端口 (HSDP) 支持
  • 支持通过 USB-C 连接器连接到基于 Aurora 的 HSDP
• 基于 PC4 和 USB 的 JTAG​
• 串行 UART 支持

ChipScopy

• 适用于 ChipScope 的开源 Python API
  • 控制 Versal 器件和调试核并与之通信
  • Vivado 不需要使用，只需一个 PDI/LTX
  • 优点
    • 构建自定义调试接口
    • Python 生态系统接口

• Versal AI Core 系列：XCVC1902 和 XCVC1802
• Versal Prime 系列：XCVM1802
• Zynq UltraScale+ RFSoC：XCZU43DR、XCZU46DR、XCZU47DR、XCZU48DR、XCZU49DR

• 除了现有的独立安装解决方案之外，Petalinux 现在也是 AMD 统一安装程序的一部分。

• 版本控制方面的改进
  • 将源与输出产品分开的新目录结构
  • BD/IP 输出产品不再放在 project.srcs 目录下。
  • 所有输出产品都位于与 project.srcs 并列的 project.gen 目录下。
  
  
• 地址映射增强功能
  • HTML 地址映射的图形视图
  
  
• Vitis 平台创建方面的改进
  • 能够在项目创建期间和项目设置中将 Vivado 项目识别为可扩展平台项目
  • 新增平台接口验证 DRC
  • 在平台 BD 验证过程中运行平台 DRC
  • 最新平台设置 GUI
  
  
• IP 缓存方面的改进
  • 能够创建和使用只读压缩 IP 缓存
  • 可以指向经压缩的缓存内容，而且不需要解压缩
  
  
• 块设计容器​
  • 在一个 BD 中实例化另一个 BD
  
  
• CIPS（控制、接口和处理系统）– Versal
  • XHUB 商店的设计示例 – Versal

数据中心

• 扩大队列 DMA Subsystem for PCI Express (QDMA) 器件的支持范围
  • “-2LV”UltraScale+ 器件中支持 Gen3x8
  • “-2LV”Virtex UltraScale+ VU23P 器件中支持 Gen4x8
  
  
• PCI Express 的 Versal 自适应 SoC 子系统针对 GTY、PL PCIE4 和 CPM4 集成块提供
  • Integrated Block for PCI Express (GTY + PL PCIE4)
  • DMA and Bridge Subsystem for PCI Express（GTY + PL PCIE4 + 软 QDMA、XDMA、AXI-Bridge）
  • PCI Express 的 CPM 模式 (GTY + CPM4)
  • CPM DMA and Bridge Mode for PCI Express（GTY + CPM4 + 硬 QDMA、XDMA、AXI-Bridge）
  • PHY for PCI Express (GTY)

视频和成像

• MIPI
  • Versal 器件上的 DPHY 速率提高：2 个和 3 个器件上为 3200Mbs，1 个器件上为 3000Mbs
  • 为 CSI RX 内核新增 YUV420 输出支持
  
  
• DisplayPort 1.4 子系统
  • YUV420 支持、自适应同步、静态 HDR
  • 一般性访问中的 eDP IP 选项
  
  
• SDI 子系统
  • HLG HDR 支持
  • Versal VCK190 直通示例设计
• HDMI2.0 增加了对 HDCP2.3 的支持

有线和无线

• JESD204C 全面投产
• 为 UltraScale+ 和 Versal 提供全新 200G RS-FEC
• 1G/10G/25G 以太网增加了 1 步和 TSN 支持
• Versal MRMAC 1 步 1588 硬件时间戳
• 10G/25G MRMAC 以太网 2 步 1588 Linux 驱动程序支持
  • https://github.com/Xilinx/linux-xlnx/tree/xilinx-v2020.2

存储

• 新 ERNIC 功能
  • 100G 持续带宽支持的资源优化
  • 支持最新 VU23P 器件
  • 优先流程控制 (PFC) 的改进
  
  
• NVMeTC 现在支持新的 VU23P 器件
• 无损压缩 IP、GZIP 和 ZLIB 算法
• NVMeOF 参考设计现在可用于 Alveo U50 和 Bittware 250-SoC 开发板

基本信息

• XPM
  • XPM_CDC 现可通过 IPI 获得
  • 针对 Versal 提供的 URAM 初始化支持
  
  
• 基础设施和嵌入式
  • 新的 SmartConnect 功能
    • 优先仲裁
    • 低区域模式
    
    
• IPI for Versal 中的 EMG (Embedded Memory Generator)，将取代 Block Memory Generator
• IPI for Versal 中的 EFG (Embedded FIFO Generator)，将取代 FIFO Generator

向导：

• 向导现在可用于 Versal
  • GTY 收发器向导
  • 高级 IO 向导
  • Clocking Wizard
  
  
• 新收发器向导功能
  • 全面的块自动化，信道可选择
  • 实时重配置（仅限 Versal）
  • 四通道共享（仅限 Versal）
  • 收发器桥接 IP（仅限 Versal）
  
  
• 高层次综合
  • Vitis HLS 在 Vivado 中可取代 Vivado HLS（在 v2020.1 中已是 Vitis 的默认值）
  • 为顶部端口新增了阵列重塑和分区指令
  • 简化了工具栏图标布局，为界面和 AXI-4 突发新增了报告部分
  • 针对 Versal DSP 块中的单时钟周期浮点累加提供推断
  • Tcl 文件可以创建一个项目并直接在 GUI 中打开它 (vitis_hls -p <file>.tcl)
  • 在“解决方案设置”→“一般”中为非默认选项新增了点击筛选
  • 现在可在 GUI 中看到对 AXI 接口的约束性随机测试
  • 通过 bind_storage pragma 查看片上块 RAM ECC 标志选项
  • 在 CoSim 过程中通过 GUI 对 FIFO 进行交互式深度调整
  • 支持 SIMD 编程（矢量数据类型）

Matlab 和 Simulink 插件：

• 统一安装程序将在一个启动器中同时提供 Model Composer 和 System Generator

• 支持 VHDL-2008
  • 移位运算符（rol、ror、sll、srl、sla 和 sra）
  • 混合使用阵列逻辑运算符与标量逻辑运算符
  • 按照信号进行条件顺序分配
  • 案例生成
  • 针对全局静态表达式和局部静态表达式进行扩展
  • 范围边界内的静态范围和整数表达式
  
  
• 支持跨语言分层名称
  • 将启用 Verilog 分层名称以访问 SV/Verilog 模块的 VHDL 信号
  
  
• Versal 支持的仿真器
  • AMD 仿真器
  • 第三方模拟器
    • Cadence Xcelium
    • Mentor Graphics Questasim

• Versal AXIS-ILA
• 调试流程改进
• 调试块自动化改进
• 支持对 URAM 和 AXIS-ILA 追踪存储的选择

• 支持系统 Verilog 字符串类型
• VHDL-2008 中提供对定浮点数据包的支持
• 异构 RAM 的自动流水线
• 逻辑压缩指令扩展至 Versal LOOKAHEAD

• RQA 和 RQS 改进

• Dynamic Function eXchange 的 Abstract Shell
• 隔离设计流程 (IDF) + DFX 融入一个设计中

• Windows 上的下载验证（摘要与签名）支持
• Web 安装程序的“仅下载”功能现在支持两个选项
  • 下载完整镜像（所有产品）
  • 只下载选定的产品（可减少文件大小）

• 新的示例设计和开发板文件下载实用程序。仅下载您需要的内容，并在 GitHub 上访问大量 AMD 和第三方解决方案库。
• 新示例设计和改进的示例设计可通过下载获得

• 介绍新的“路径”和“网络”概念
  • 保持熟悉的外观
• 与地址编辑器完全交叉探测
  • 通过路径和/或网络突出显示
• 实时错误高亮显示
  • 工具提示提供失效详情
•  新的“地址路径”面板
  • 路径详细信息
• 让人赏心悦目的全新“寻址查看”视图
  • 仅针对可寻址内容进行简化
  • 寻址连接的清晰视图

数据中心

• ERNIC IP 增强功能
  • 带宽和延迟已得到改进，可在 100GE 线速率下运行。
  • 改善后支持 64 位地址。新功能现已可用：PFC 功能和即时命令。
• 新 AES IP，适用于数据中心加密应用。
• 新的 NVMe 目标控制器 IP 加入主机加速器以实现存储加速。
• NVMeOF 交钥匙 U50 Alveo 解决方案现已开始提供。包括一个 FPGA 位文件和文档。
• 对 Queue DMA Subsystem for PCI Express (QDMA 4.0) 进行重大修改，以改善时序、降低资源利用率并简化前向迁移。

有线/无线

• 无线
  • 在 2020.1 非正式版本中为 GTH3/4 添加了 JESD204C 支持
  • 最新 ORAN 无线电接口 IP 提供 O-RU（O-RAN 无线电单元）功能，支持专用的 SRS/PRACH AXI-stream 和 32 个空间串流。
  • 最新 400G FEC IP 可选软实现方案利用 US+ 58G GTM 硬 50G KP4 FEC 节省面积和功耗。
• 有线
  • AXI 以太网增加了对可切换 SGMII 和 1000BASE-X 的支持
  • 50G 以太网子系统增加了可选的软 50G 'KP2' NRZ FEC
  • 集成型 100G 以太网子系统增加了可选的软 100G 'KP4' NRZ FEC

基本信息

• 防火墙 IP - 为上游或下游方向提供保护。该 IP 有助于在 FPGA 即服务以及其他应用中对各区域进行隔离。
• SmartConnect IP 针对较低区域模式、1x1 耦合以及转换功能进行了优化。

视频与成像 IP

• SDI 子系统在本机视频接口模式下增加了 12bpc 和 HFR
• MIPI CSI 传输子系统增加了对 raw16 和 raw20 颜色格式的支持
• Video Mixer 增加了选择比色度 BT.709 和 BT.601 支持的选项
• HDMI2.0 子系统增加了 32 通道音频和 3D 音频支持

• 能够使用 XDC 约束重写 HDL 属性，这有助于在不修改 HDL 源代码的情况下修改综合行为。
• 在同一设计中重复使用和集成来自不同语言的设计，并增强不同语言之间的泛型及参数传递。
• 在处理函数调用时，工具的性能得到了显著提升。所有语言都得到了改进。
• 一个名为逻辑压缩的新指令可使用极少的逻辑资源实现较低精度的算术函数。
• 通过在不同资源类型之间平衡数组分配来避免特定资源类型的高利用率，内存映射得到了显著改善。

Dynamic Function eXchange (DFX)​

• 嵌套 DFX 允许用户在动态区域内放置一个或多个动态区域，以进一步扩展 DFX 的灵活性
  • 支持 UltraScale 和 UltraScale+
  • 生产状态，无项目支持
• 优点
  • 更简易的验证
  • 数据中心卡正常运行时间
  • 更精细的粒度
• 所有用于部分重新配置的现有 IP 已被使用 Dynamic Function eXchange 术语的等效 IP 所取代
  • IP 在功能上等同于前几代产品，并且很容易从 PR 升级至 DFX

实现设计流程

• Pblock 现在默认是 SOFT 类型
• 唯一的例外情况是：根据定义，DFX Pblock 具有硬边界，不能变为 SOFT
• 优点
  • 在 Pblock 边界之外放置单元可以提高设计性能（线长更短，拥塞更少）

设计分析和时序收敛

• 报告 QoR 建议功能最多可预测 3 种自定义策略，以提升性能
  • 预测结果比 Default 和 Performance_Explore 更好
  • 节省编译时间，减少扫描许多策略的工作。
  • 运行 report_qor_assessment (RQA)，检查设计是否与策略预测相适应。
• report_ram_utilization 报告已彻底修改，提供了相关信息。
  • 进行内存资源权衡
  • 识别低效 DRAM
  • 查看布局后优化
  • 性能/功耗瓶颈

功耗分析

• Vivado 现在支持通过电源轨进行报告
  • 功耗报告会计算导轨和耗材的总电流与当前预算
  • 导轨定义包含在电路板文件中
• 导轨报告现在可用于 Alveo U50