Vivado IP 릴리즈 노트
이 문서에는 모든 'Vivado™ IP 릴리즈 노트 - 모든 IP 변경 로그 정보' 답변 기록과 관련 Vivado Tools 릴리즈의 목록이 포함되어 있습니다.
by: AMD
UltraScale™ 아키텍처 GTY 트랜시버용 LogiCORE™ IP IBERT(Integrated Bit Error Ratio Tester) 코어는 GTY 트랜시버를 평가하고 모니터링하도록 설계되었습니다.
UltraScale™/UltraScale+™ 아키텍처 GTY 트랜시버용 사용자 지정 가능 LogiCORE™ IP IBERT(Integrated Bit Error Ratio Tester) 코어는 GTY 트랜시버를 평가하고 모니터링하도록 설계되었습니다. 이 코어에는 FPGA 로직에서 구현되는 패턴 생성기 및 검사기와 GTY 트랜시버의 포트 및 DRP(Dynamic Reconfiguration Port) 속성에 대한 액세스가 포함됩니다. 또한 JTAG를 통해 디자인에 런타임 액세스가 가능하도록 통신 로직이 포함되어 있습니다. 이 코어는 고객 구성에 따라 독립형 또는 개방형 디자인으로 사용할 수 있습니다.
특정 AMD 기술을 사용하려면 타사 활성화 또는 활성화가 필요할 수 있습니다. 지원되는 기능은 운영 체제에 따라 다를 수 있습니다. 특정 기능에 대해서는 시스템 제조업체에 문의하십시오. 어떤 기술이나 제품도 완전히 안전할 수는 없습니다.