作者: AMD
Viterbi Decoders 用於傳輸的資料在接收前可能發生錯誤的系統。
Viterbi Decoders 用於傳輸的資料在接收前可能發生錯誤的系統。Viterbi Decoder LogiCORE™ IP 與許多常見標準相容，如 DVB、3GPP2、IEEE802.16、HiperLAN、Intelsat IESS-308/309；搭配其他 AMD 的前向錯誤修正核心，能提供非常高彈性的連體編解碼器。Viterbi Decoder LogiCORE IP 由兩個基本架構組成：一個完全平行的實作可提供高資料輸送量，另一個序列實作則佔用較小面積。核心本身也有穿孔選項，可提供非常多樣的傳輸速率，並降低對通道頻寬的要求。穿孔也能向外部朝向解碼器，並可觸發清除匯流排 ERASE 的清除腳位，以表示 null 符號的存在。
硬體評估逾時時間 *：約 2 到 3 小時
| LogiCORE™ | 版本 | AXI 支援 | 軟體支援 | 支援的器件系列 |
|---|---|---|---|---|
| Viterbi Decoder | v9.1 | AXI4-Stream | Vivado™ 2021.1 | Kintex™ UltraScale+™ Virtex™ UltraScale+ Zynq™ UltraScale+ Kintex UltraScale™ Versal™ 自適應 SoC Virtex UltraScale Zynq 7000 Artix™ 7 Kintex 7 / 2L Virtex 7 / XT / HT |
| Viterbi Decoder | v8.0 | AXI4-Stream | ISE™ 14.4 | Artix 7 Kintex 7 / 2L Virtex 7 / 2L / XT Virtex 6 CXT / HXT / LXT / SXT Spartan™ 6 LX / LXT |
| Viterbi Decoder | v7.0 | 舊版 | ISE 14.1 | Artix 7 Kintex 7 / 2L Virtex 7 / 2L / XT Virtex 6 CXT / HXT / LXT / SXT Virtex 5 FXT / SXT / LXT Virtex 5 LX Virtex 4 FX / SX / LX Spartan 6 LX / LXT Spartan 3A DSP Spartan 3 |
* 上述任何知識產權 (Intellectual Property, IP) 核心的硬體評估授權，可讓您在設計中參數化、產生並實體化這些核心。您也可以執行功能與時序模擬，並產生位元流，可以用來在硬體中下載並配置設計。
此表中的 IP 核心在程式設定的器件中會發揮完整功能一段時間。在此之後，IP 會「逾時」（停止運作），您將需要再次下載並設定現場可程式化閘陣列 (Field-Programmable Gate Arrays, FPGAs)。
特定 AMD 技術可能需要第三方的啟用或啟動。支援的功能可能會因作業系統而異。 如需特定功能，請向系統製造商確認。沒有技術或產品是絕對安全的。