by: AMD
LogiCORE™ RapidIO 논리 (I/O) 및 전송 계층 인터페이스는 Virtex™ II 및 Virtex II Pro 시리즈 FPGA에 최적화되어 있으며, 논리 입/출력 및 Common Transport Specification 1.2를 준수합니다.
LogiCORE™ IP Serial RapidIO v5.6 – SRIO Gen 1.3(Gen 2 -5G 회선 속도 확장 포함) 지원.
Serial RapidIO Gen 2 LogiCORE IP의 경우 여기를 클릭하십시오.
Gen 2 -5G 회선 속도를 지원하는 RapidIO Gen 1.3 사양으로 설계된 LogiCORE IP Serial RapidIO Endpoint 솔루션은 유연성이 뛰어나고 최적화된 Serial RapidIO PHY(Physical Layer) 코어와 논리(I/O) 및 전송 계층 코어로 구성됩니다. 이 코어는 예측 가능한 타이밍을 보장하여 엔지니어링 시간 투자를 크게 줄이고 사용자별 애플리케이션 로직에 리소스를 집중할 수 있도록 설계되었습니다.
RapidIO 논리 (I/O) 및 전송 계층 코어와 RapidIO PHY(Physical Layer) 코어는 완전한 Serial RapidIO 프로토콜 스택을 제공합니다. 또한 고도로 최적화되고 구성 가능한 버퍼 디자인이 이러한 코어에 포함되어 Serial RapidIO 엔드포인트를 구현합니다. 모듈형 IP 디자인 접근 방식은 사용자 지정이 용이한 유연성을 제공하는 반면, AMD 툴체인은 구성 가능하고 사용하기 쉬운 GUI(Graphical User Interface)를 통해 이러한 빌딩 블록 IP 코어를 사용하여 FPGA에서 직렬 엔드포인트 생성을 자동화합니다.
하드웨어 평가 타임 아웃 기간*: 최대 8시간
| LogiCORE™ | 버전 | 소프트웨어 지원 | 지원되는 디바이스 제품군 |
|---|---|---|---|
| RapidIO PHY(Physical Layer) 인터페이스 코어 1세대 | v5.6 | ISE™ 13.1 | Virtex™ 6 HXT/LXT/SXT Virtex 5 FXT/SXT/LXT Virtex 4 FX Spartan™ 6 LXT |
AMD 다운로드 페이지에서 필요한 소프트웨어를 다운로드하세요. 새로운 기능, 알려진 문제, 패치에 대한 자세한 내용은 라이선스 솔루션 센터를 참조하세요.
* 위의 IP 코어에 대한 하드웨어 평가 라이선스를 사용하면 설계에서 이러한 코어를 매개변수화, 생성, 인스턴스화할 수 있습니다. 또한 기능 및 타이밍 시뮬레이션을 수행하고, 하드웨어에서 설계를 다운로드 및 구성하는 데 사용할 수 있는 비트스트림을 생성할 수도 있습니다.
이 표의 IP 코어는 특정 시간 동안 프로그래밍된 장치에서 완전하게 작동합니다. 이 시간이 지나면 IP가 "타임 아웃"(작동 중지)되므로 FPGA를 다시 다운로드하여 구성해야 합니다.
특정 AMD 기술을 사용하려면 타사 활성화 또는 활성화가 필요할 수 있습니다. 지원되는 기능은 운영 체제에 따라 다를 수 있습니다. 특정 기능에 대해서는 시스템 제조업체에 문의하십시오. 어떤 기술이나 제품도 완전히 안전할 수는 없습니다.