Die LogiCORE IP Serial RapidIO Endpoint-Lösung, die gemäß der RapidIO Gen 1.3-Spezifikation mit Unterstützung der Leitungsgeschwindigkeit Gen 2–5G entwickelt wurde, besteht aus einem hochflexiblen und optimierten Serial RapidIO Physical Layer-Kern sowie einem Kern für logische Ein-/Ausgabe- und Transportschicht. Dieser Kern ist so konzipiert, dass ein vorhersagbares Timing gewährleistet wird, wodurch die Investitionen in die Entwicklungszeit erheblich reduziert werden und Ressourcen sich auf die anwenderspezifische Anwendungslogik konzentrieren können.
Der RapidIO Logical (I/O)-Kern und der Kern der Transportschicht sowie der RapidIO Physical Layer-Kern stellen einen vollständigen Serial RapidIO-Protokollstapel dar. Darüber hinaus sind diese Kerne mit einem hochoptimierten und konfigurierbaren Pufferdesign ausgestattet, um einen Serial RapidIO-Endpunkt zu implementieren. Während ein modularer IP-Designansatz Flexibilität für einfache Anpassungen bietet, automatisiert die AMD-Toolkette durch Verwendung dieser Baustein-IP-Kerne über eine konfigurierbare und benutzerfreundliche grafische Benutzeroberfläche die Generierung des seriellen Endpunkts auf einem FPGA.
